Run-Time Scalable Hardware for Reconfigurable Systems

La optimización de parámetros tales como el consumo de potencia, la cantidad de recursos lógicos empleados o la ocupación de memoria ha sido siempre una de las preocupaciones principales a la hora de diseñar sistemas embebidos. Esto es debido a que se trata de sistemas dotados de una cantidad de recursos limitados, y que han sido tradicionalmente empleados para un propósito específico, que permanece invariable a lo largo de toda la vida útil del sistema. Sin embargo, el uso de sistemas embebidos se ha extendido a áreas de aplicación fuera de su ámbito tradicional, caracterizadas por una mayor demanda computacional. Así, por ejemplo, algunos de estos sistemas deben llevar a cabo un intenso procesado de señales multimedia o la transmisión de datos mediante sistemas de comunicaciones de alta capacidad. Por otra parte, las condiciones de operación del sistema pueden variar en tiempo real. Esto sucede, por ejemplo, si su funcionamiento depende de datos medidos por el propio sistema o recibidos a través de la red, de las demandas del usuario en cada momento, o de condiciones internas del propio dispositivo, tales como la duración de la batería. Como consecuencia de la existencia de requisitos de operación dinámicos es necesario ir hacia una gestión dinámica de los recursos del sistema. Si bien el software es inherentemente flexible, no ofrece una potencia computacional tan alta como el hardware. Por lo tanto, el hardware reconfigurable aparece como una solución adecuada para tratar con mayor flexibilidad los requisitos variables dinámicamente en sistemas con alta demanda computacional. La flexibilidad y adaptabilidad del hardware requieren de dispositivos reconfigurables que permitan la modificación de su funcionalidad bajo demanda. En esta tesis se han seleccionado las FPGAs (Field Programmable Gate Arrays) como los dispositivos más apropiados, hoy en día, para implementar sistemas basados en hardware reconfigurable De entre todas las posibilidades existentes para explotar la capacidad de reconfiguración de las FPGAs comerciales, se ha seleccionado la reconfiguración dinámica y parcial. Esta técnica consiste en substituir una parte de la lógica del dispositivo, mientras el resto continúa en funcionamiento. La capacidad de reconfiguración dinámica y parcial de las FPGAs es empleada en esta tesis para tratar con los requisitos de flexibilidad y de capacidad computacional que demandan los dispositivos embebidos. La propuesta principal de esta tesis doctoral es el uso de arquitecturas de procesamiento escalables espacialmente, que son capaces de adaptar su funcionalidad y rendimiento en tiempo real, estableciendo un compromiso entre dichos parámetros y la cantidad de lógica que ocupan en el dispositivo. A esto nos referimos con arquitecturas con huellas escalables. En particular, se propone el uso de arquitecturas altamente paralelas, modulares, regulares y con una alta localidad en sus comunicaciones, para este propósito. El tamaño de dichas arquitecturas puede ser modificado mediante la adición o eliminación de algunos de los módulos que las componen, tanto en una dimensión como en dos. Esta estrategia permite implementar soluciones escalables, sin tener que contar con una versión de las mismas para cada uno de los tamaños posibles de la arquitectura. De esta manera se reduce significativamente el tiempo necesario para modificar su tamaño, así como la cantidad de memoria necesaria para almacenar todos los archivos de configuración. En lugar de proponer arquitecturas para aplicaciones específicas, se ha optado por patrones de procesamiento genéricos, que pueden ser ajustados para solucionar distintos problemas en el estado del arte. A este respecto, se proponen patrones basados en esquemas sistólicos, así como de tipo wavefront. Con el objeto de poder ofrecer una solución integral, se han tratado otros aspectos relacionados con el diseño y el funcionamiento de las arquitecturas, tales como el control del proceso de reconfiguración de la FPGA, la integración de las arquitecturas en el resto del sistema, así como las técnicas necesarias para su implementación. Por lo que respecta a la implementación, se han tratado distintos aspectos de bajo nivel dependientes del dispositivo. Algunas de las propuestas realizadas a este respecto en la presente tesis doctoral son un router que es capaz de garantizar el correcto rutado de los módulos reconfigurables dentro del área destinada para ellos, así como una estrategia para la comunicación entre módulos que no introduce ningún retardo ni necesita emplear recursos configurables del dispositivo. El flujo de diseño propuesto se ha automatizado mediante una herramienta denominada DREAMS. La herramienta se encarga de la modificación de las netlists correspondientes a cada uno de los módulos reconfigurables del sistema, y que han sido generadas previamente mediante herramientas comerciales. Por lo tanto, el flujo propuesto se entiende como una etapa de post-procesamiento, que adapta esas netlists a los requisitos de la reconfiguración dinámica y parcial. Dicha modificación la lleva a cabo la herramienta de una forma completamente automática, por lo que la productividad del proceso de diseño aumenta de forma evidente. Para facilitar dicho proceso, se ha dotado a la herramienta de una interfaz gráfica. El flujo de diseño propuesto, y la herramienta que lo soporta, tienen características específicas para abordar el diseño de las arquitecturas dinámicamente escalables propuestas en esta tesis. Entre ellas está el soporte para el realojamiento de módulos reconfigurables en posiciones del dispositivo distintas a donde el módulo es originalmente implementado, así como la generación de estructuras de comunicación compatibles con la simetría de la arquitectura. El router has sido empleado también en esta tesis para obtener un rutado simétrico entre nets equivalentes. Dicha posibilidad ha sido explotada para aumentar la protección de circuitos con altos requisitos de seguridad, frente a ataques de canal lateral, mediante la implantación de lógica complementaria con rutado idéntico. Para controlar el proceso de reconfiguración de la FPGA, se propone en esta tesis un motor de reconfiguración especialmente adaptado a los requisitos de las arquitecturas dinámicamente escalables. Además de controlar el puerto de reconfiguración, el motor de reconfiguración ha sido dotado de la capacidad de realojar módulos reconfigurables en posiciones arbitrarias del dispositivo, en tiempo real. De esta forma, basta con generar un único bitstream por cada módulo reconfigurable del sistema, independientemente de la posición donde va a ser finalmente reconfigurado. La estrategia seguida para implementar el proceso de realojamiento de módulos es diferente de las propuestas existentes en el estado del arte, pues consiste en la composición de los archivos de configuración en tiempo real. De esta forma se consigue aumentar la velocidad del proceso, mientras que se reduce la longitud de los archivos de configuración parciales a almacenar en el sistema. El motor de reconfiguración soporta módulos reconfigurables con una altura menor que la altura de una región de reloj del dispositivo. Internamente, el motor se encarga de la combinación de los frames que describen el nuevo módulo, con la configuración existente en el dispositivo previamente. El escalado de las arquitecturas de procesamiento propuestas en esta tesis también se puede beneficiar de este mecanismo. Se ha incorporado también un acceso directo a una memoria externa donde se pueden almacenar bitstreams parciales. Para acelerar el proceso de reconfiguración se ha hecho funcionar el ICAP por encima de la máxima frecuencia de reloj aconsejada por el fabricante. Así, en el caso de Virtex-5, aunque la máxima frecuencia del reloj deberían ser 100 MHz, se ha conseguido hacer funcionar el puerto de reconfiguración a frecuencias de operación de hasta 250 MHz, incluyendo el proceso de realojamiento en tiempo real. Se ha previsto la posibilidad de portar el motor de reconfiguración a futuras familias de FPGAs. Por otro lado, el motor de reconfiguración se puede emplear para inyectar fallos en el propio dispositivo hardware, y así ser capaces de evaluar la tolerancia ante los mismos que ofrecen las arquitecturas reconfigurables. Los fallos son emulados mediante la generación de archivos de configuración a los que intencionadamente se les ha introducido un error, de forma que se modifica su funcionalidad. Con el objetivo de comprobar la validez y los beneficios de las arquitecturas propuestas en esta tesis, se han seguido dos líneas principales de aplicación. En primer lugar, se propone su uso como parte de una plataforma adaptativa basada en hardware evolutivo, con capacidad de escalabilidad, adaptabilidad y recuperación ante fallos. En segundo lugar, se ha desarrollado un deblocking filter escalable, adaptado a la codificación de vídeo escalable, como ejemplo de aplicación de las arquitecturas de tipo wavefront propuestas. El hardware evolutivo consiste en el uso de algoritmos evolutivos para diseñar hardware de forma autónoma, explotando la flexibilidad que ofrecen los dispositivos reconfigurables. En este caso, los elementos de procesamiento que componen la arquitectura son seleccionados de una biblioteca de elementos presintetizados, de acuerdo con las decisiones tomadas por el algoritmo evolutivo, en lugar de definir la configuración de las mismas en tiempo de diseño. De esta manera, la configuración del core puede cambiar cuando lo hacen las condiciones del entorno, en tiempo real, por lo que se consigue un control autónomo del proceso de reconfiguración dinámico. Así, el sistema es capaz de optimizar, de forma autónoma, su propia configuración. El hardware evolutivo tiene una capacidad inherente de auto-reparación. Se ha probado que las arquitecturas evolutivas propuestas en esta tesis son tolerantes ante fallos, tanto transitorios, como permanentes y acumulativos. La plataforma evolutiva se ha empleado para implementar filtros de eliminación de ruido. La escalabilidad también ha sido aprovechada en esta aplicación. Las arquitecturas evolutivas escalables permiten la adaptación autónoma de los cores de procesamiento ante fluctuaciones en la cantidad de recursos disponibles en el sistema. Por lo tanto, constituyen un ejemplo de escalabilidad dinámica para conseguir un determinado nivel de calidad, que puede variar en tiempo real. Se han propuesto dos variantes de sistemas escalables evolutivos. El primero consiste en un único core de procesamiento evolutivo, mientras que el segundo está formado por un número variable de arrays de procesamiento. La codificación de vídeo escalable, a diferencia de los codecs no escalables, permite la decodificación de secuencias de vídeo con diferentes niveles de calidad, de resolución temporal o de resolución espacial, descartando la información no deseada. Existen distintos algoritmos que soportan esta característica. En particular, se va a emplear el estándar Scalable Video Coding (SVC), que ha sido propuesto como una extensión de H.264/AVC, ya que este último es ampliamente utilizado tanto en la industria, como a nivel de investigación. Para poder explotar toda la flexibilidad que ofrece el estándar, hay que permitir la adaptación de las características del decodificador en tiempo real. El uso de las arquitecturas dinámicamente escalables es propuesto en esta tesis con este objetivo. El deblocking filter es un algoritmo que tiene como objetivo la mejora de la percepción visual de la imagen reconstruida, mediante el suavizado de los "artefactos" de bloque generados en el lazo del codificador. Se trata de una de las tareas más intensivas en procesamiento de datos de H.264/AVC y de SVC, y además, su carga computacional es altamente dependiente del nivel de escalabilidad seleccionado en el decodificador. Por lo tanto, el deblocking filter ha sido seleccionado como prueba de concepto de la aplicación de las arquitecturas dinámicamente escalables para la compresión de video. La arquitectura propuesta permite añadir o eliminar unidades de computación, siguiendo un esquema de tipo wavefront. La arquitectura ha sido propuesta conjuntamente con un esquema de procesamiento en paralelo del deblocking filter a nivel de macrobloque, de tal forma que cuando se varía del tamaño de la arquitectura, el orden de filtrado de los macrobloques varia de la misma manera. El patrón propuesto se basa en la división del procesamiento de cada macrobloque en dos etapas independientes, que se corresponden con el filtrado horizontal y vertical de los bloques dentro del macrobloque. Las principales contribuciones originales de esta tesis son las siguientes: - El uso de arquitecturas altamente regulares, modulares, paralelas y con una intensa localidad en sus comunicaciones, para implementar cores de procesamiento dinámicamente reconfigurables. - El uso de arquitecturas bidimensionales, en forma de malla, para construir arquitecturas dinámicamente escalables, con una huella escalable. De esta forma, las arquitecturas permiten establecer un compromiso entre el área que ocupan en el dispositivo, y las prestaciones que ofrecen en cada momento. Se proponen plantillas de procesamiento genéricas, de tipo sistólico o wavefront, que pueden ser adaptadas a distintos problemas de procesamiento. - Un flujo de diseño y una herramienta que lo soporta, para el diseño de sistemas reconfigurables dinámicamente, centradas en el diseño de las arquitecturas altamente paralelas, modulares y regulares propuestas en esta tesis. - Un esquema de comunicaciones entre módulos reconfigurables que no introduce ningún retardo ni requiere el uso de recursos lógicos propios. - Un router flexible, capaz de resolver los conflictos de rutado asociados con el diseño de sistemas reconfigurables dinámicamente. - Un algoritmo de optimización para sistemas formados por múltiples cores escalables que optimice, mediante un algoritmo genético, los parámetros de dicho sistema. Se basa en un modelo conocido como el problema de la mochila. - Un motor de reconfiguración adaptado a los requisitos de las arquitecturas altamente regulares y modulares. Combina una alta velocidad de reconfiguración, con la capacidad de realojar módulos en tiempo real, incluyendo el soporte para la reconfiguración de regiones que ocupan menos que una región de reloj, así como la réplica de un módulo reconfigurable en múltiples posiciones del dispositivo. - Un mecanismo de inyección de fallos que, empleando el motor de reconfiguración del sistema, permite evaluar los efectos de fallos permanentes y transitorios en arquitecturas reconfigurables. - La demostración de las posibilidades de las arquitecturas propuestas en esta tesis para la implementación de sistemas de hardware evolutivos, con una alta capacidad de procesamiento de datos. - La implementación de sistemas de hardware evolutivo escalables, que son capaces de tratar con la fluctuación de la cantidad de recursos disponibles en el sistema, de una forma autónoma. - Una estrategia de procesamiento en paralelo para el deblocking filter compatible con los estándares H.264/AVC y SVC que reduce el número de ciclos de macrobloque necesarios para procesar un frame de video. - Una arquitectura dinámicamente escalable que permite la implementación de un nuevo deblocking filter, totalmente compatible con los estándares H.264/AVC y SVC, que explota el paralelismo a nivel de macrobloque. El presente documento se organiza en siete capítulos. En el primero se ofrece una introducción al marco tecnológico de esta tesis, especialmente centrado en la reconfiguración dinámica y parcial de FPGAs. También se motiva la necesidad de las arquitecturas dinámicamente escalables propuestas en esta tesis. En el capítulo 2 se describen las arquitecturas dinámicamente escalables. Dicha descripción incluye la mayor parte de las aportaciones a nivel arquitectural realizadas en esta tesis. Por su parte, el flujo de diseño adaptado a dichas arquitecturas se propone en el capítulo 3. El motor de reconfiguración se propone en el 4, mientras que el uso de dichas arquitecturas para implementar sistemas de hardware evolutivo se aborda en el 5. El deblocking filter escalable se describe en el 6, mientras que las conclusiones finales de esta tesis, así como la descripción del trabajo futuro, son abordadas en el capítulo 7. ABSTRACT The optimization of system parameters, such as power dissipation, the amount of hardware resources and the memory footprint, has been always a main concern when dealing with the design of resource-constrained embedded systems. This situation is even more demanding nowadays. Embedded systems cannot anymore be considered only as specific-purpose computers, designed for a particular functionality that remains unchanged during their lifetime. Differently, embedded systems are now required to deal with more demanding and complex functions, such as multimedia data processing and high-throughput connectivity. In addition, system operation may depend on external data, the user requirements or internal variables of the system, such as the battery life-time. All these conditions may vary at run-time, leading to adaptive scenarios. As a consequence of both the growing computational complexity and the existence of dynamic requirements, dynamic resource management techniques for embedded systems are needed. Software is inherently flexible, but it cannot meet the computing power offered by hardware solutions. Therefore, reconfigurable hardware emerges as a suitable technology to deal with the run-time variable requirements of complex embedded systems. Adaptive hardware requires the use of reconfigurable devices, where its functionality can be modified on demand. In this thesis, Field Programmable Gate Arrays (FPGAs) have been selected as the most appropriate commercial technology existing nowadays to implement adaptive hardware systems. There are different ways of exploiting reconfigurability in reconfigurable devices. Among them is dynamic and partial reconfiguration. This is a technique which consists in substituting part of the FPGA logic on demand, while the rest of the device continues working. The strategy followed in this thesis is to exploit the dynamic and partial reconfiguration of commercial FPGAs to deal with the flexibility and complexity demands of state-of-the-art embedded systems. The proposal of this thesis to deal with run-time variable system conditions is the use of spatially scalable processing hardware IP cores, which are able to adapt their functionality or performance at run-time, trading them off with the amount of logic resources they occupy in the device. This is referred to as a scalable footprint in the context of this thesis. The distinguishing characteristic of the proposed cores is that they rely on highly parallel, modular and regular architectures, arranged in one or two dimensions. These architectures can be scaled by means of the addition or removal of the composing blocks. This strategy avoids implementing a full version of the core for each possible size, with the corresponding benefits in terms of scaling and adaptation time, as well as bitstream storage memory requirements. Instead of providing specific-purpose architectures, generic architectural templates, which can be tuned to solve different problems, are proposed in this thesis. Architectures following both systolic and wavefront templates have been selected. Together with the proposed scalable architectural templates, other issues needed to ensure the proper design and operation of the scalable cores, such as the device reconfiguration control, the run-time management of the architecture and the implementation techniques have been also addressed in this thesis. With regard to the implementation of dynamically reconfigurable architectures, device dependent low-level details are addressed. Some of the aspects covered in this thesis are the area constrained routing for reconfigurable modules, or an inter-module communication strategy which does not introduce either extra delay or logic overhead. The system implementation, from the hardware description to the device configuration bitstream, has been fully automated by modifying the netlists corresponding to each of the system modules, which are previously generated using the vendor tools. This modification is therefore envisaged as a post-processing step. Based on these implementation proposals, a design tool called DREAMS (Dynamically Reconfigurable Embedded and Modular Systems) has been created, including a graphic user interface. The tool has specific features to cope with modular and regular architectures, including the support for module relocation and the inter-module communications scheme based on the symmetry of the architecture. The core of the tool is a custom router, which has been also exploited in this thesis to obtain symmetric routed nets, with the aim of enhancing the protection of critical reconfigurable circuits against side channel attacks. This is achieved by duplicating the logic with an exactly equal routing. In order to control the reconfiguration process of the FPGA, a Reconfiguration Engine suited to the specific requirements set by the proposed architectures was also proposed. Therefore, in addition to controlling the reconfiguration port, the Reconfiguration Engine has been enhanced with the online relocation ability, which allows employing a unique configuration bitstream for all the positions where the module may be placed in the device. Differently to the existing relocating solutions, which are based on bitstream parsers, the proposed approach is based on the online composition of bitstreams. This strategy allows increasing the speed of the process, while the length of partial bitstreams is also reduced. The height of the reconfigurable modules can be lower than the height of a clock region. The Reconfiguration Engine manages the merging process of the new and the existing configuration frames within each clock region. The process of scaling up and down the hardware cores also benefits from this technique. A direct link to an external memory where partial bitstreams can be stored has been also implemented. In order to accelerate the reconfiguration process, the ICAP has been overclocked over the speed reported by the manufacturer. In the case of Virtex-5, even though the maximum frequency of the ICAP is reported to be 100 MHz, valid operations at 250 MHz have been achieved, including the online relocation process. Portability of the reconfiguration solution to today's and probably, future FPGAs, has been also considered. The reconfiguration engine can be also used to inject faults in real hardware devices, and this way being able to evaluate the fault tolerance offered by the reconfigurable architectures. Faults are emulated by introducing partial bitstreams intentionally modified to provide erroneous functionality. To prove the validity and the benefits offered by the proposed architectures, two demonstration application lines have been envisaged. First, scalable architectures have been employed to develop an evolvable hardware platform with adaptability, fault tolerance and scalability properties. Second, they have been used to implement a scalable deblocking filter suited to scalable video coding. Evolvable Hardware is the use of evolutionary algorithms to design hardware in an autonomous way, exploiting the flexibility offered by reconfigurable devices. In this case, processing elements composing the architecture are selected from a presynthesized library of processing elements, according to the decisions taken by the algorithm, instead of being decided at design time. This way, the configuration of the array may change as run-time environmental conditions do, achieving autonomous control of the dynamic reconfiguration process. Thus, the self-optimization property is added to the native self-configurability of the dynamically scalable architectures. In addition, evolvable hardware adaptability inherently offers self-healing features. The proposal has proved to be self-tolerant, since it is able to self-recover from both transient and cumulative permanent faults. The proposed evolvable architecture has been used to implement noise removal image filters. Scalability has been also exploited in this application. Scalable evolvable hardware architectures allow the autonomous adaptation of the processing cores to a fluctuating amount of resources available in the system. Thus, it constitutes an example of the dynamic quality scalability tackled in this thesis. Two variants have been proposed. The first one consists in a single dynamically scalable evolvable core, and the second one contains a variable number of processing cores. Scalable video is a flexible approach for video compression, which offers scalability at different levels. Differently to non-scalable codecs, a scalable video bitstream can be decoded with different levels of quality, spatial or temporal resolutions, by discarding the undesired information. The interest in this technology has been fostered by the development of the Scalable Video Coding (SVC) standard, as an extension of H.264/AVC. In order to exploit all the flexibility offered by the standard, it is necessary to adapt the characteristics of the decoder to the requirements of each client during run-time. The use of dynamically scalable architectures is proposed in this thesis with this aim. The deblocking filter algorithm is the responsible of improving the visual perception of a reconstructed image, by smoothing blocking artifacts generated in the encoding loop. This is one of the most computationally intensive tasks of the standard, and furthermore, it is highly dependent on the selected scalability level in the decoder. Therefore, the deblocking filter has been selected as a proof of concept of the implementation of dynamically scalable architectures for video compression. The proposed architecture allows the run-time addition or removal of computational units working in parallel to change its level of parallelism, following a wavefront computational pattern. Scalable architecture is offered together with a scalable parallelization strategy at the macroblock level, such that when the size of the architecture changes, the macroblock filtering order is modified accordingly. The proposed pattern is based on the division of the macroblock processing into two independent stages, corresponding to the horizontal and vertical filtering of the blocks within the macroblock. The main contributions of this thesis are: - The use of highly parallel, modular, regular and local architectures to implement dynamically reconfigurable processing IP cores, for data intensive applications with flexibility requirements. - The use of two-dimensional mesh-type arrays as architectural templates to build dynamically reconfigurable IP cores, with a scalable footprint. The proposal consists in generic architectural templates, which can be tuned to solve different computational problems. •A design flow and a tool targeting the design of DPR systems, focused on highly parallel, modular and local architectures. - An inter-module communication strategy, which does not introduce delay or area overhead, named Virtual Borders. - A custom and flexible router to solve the routing conflicts as well as the inter-module communication problems, appearing during the design of DPR systems. - An algorithm addressing the optimization of systems composed of multiple scalable cores, which size can be decided individually, to optimize the system parameters. It is based on a model known as the multi-dimensional multi-choice Knapsack problem. - A reconfiguration engine tailored to the requirements of highly regular and modular architectures. It combines a high reconfiguration throughput with run-time module relocation capabilities, including the support for sub-clock reconfigurable regions and the replication in multiple positions. - A fault injection mechanism which takes advantage of the system reconfiguration engine, as well as the modularity of the proposed reconfigurable architectures, to evaluate the effects of transient and permanent faults in these architectures. - The demonstration of the possibilities of the architectures proposed in this thesis to implement evolvable hardware systems, while keeping a high processing throughput. - The implementation of scalable evolvable hardware systems, which are able to adapt to the fluctuation of the amount of resources available in the system, in an autonomous way. - A parallelization strategy for the H.264/AVC and SVC deblocking filter, which reduces the number of macroblock cycles needed to process the whole frame. - A dynamically scalable architecture that permits the implementation of a novel deblocking filter module, fully compliant with the H.264/AVC and SVC standards, which exploits the macroblock level parallelism of the algorithm. This document is organized in seven chapters. In the first one, an introduction to the technology framework of this thesis, specially focused on dynamic and partial reconfiguration, is provided. The need for the dynamically scalable processing architectures proposed in this work is also motivated in this chapter. In chapter 2, dynamically scalable architectures are described. Description includes most of the architectural contributions of this work. The design flow tailored to the scalable architectures, together with the DREAMs tool provided to implement them, are described in chapter 3. The reconfiguration engine is described in chapter 4. The use of the proposed scalable archtieectures to implement evolvable hardware systems is described in chapter 5, while the scalable deblocking filter is described in chapter 6. Final conclusions of this thesis, and the description of future work, are addressed in chapter 7.

On linear instability mechanisms in incompressible open cavity flow

A theoretical study of linear global instability of incompressible flow over a rectangular spanwise-periodic open cavity in an unconfined domain is presented. Comparisons with the limited number of results available in the literature are shown. Subsequently, the parameter space is scanned in a systematic manner, varying Reynolds number, incoming boundary-layer thickness and length-to-depth aspect ratio. This permits documenting the neutral curves and leading eigenmode characteristics of this flow. Correlations constructed using the results obtained collapse all available theoretical data on the three-dimensional instabilities.

Instability Analysis of Incompressible Open Cavity Flows

El problema del flujo sobre una cavidad abierta ha sido estudiado en profundidad en la literatura, tanto por el interés académico del problema como por sus aplicaciones prácticas en gran variedad de problemas ingenieriles, como puede ser el alojamiento del tren de aterrizaje de aeronaves, o el depósito de agua de aviones contraincendios. Desde hace muchos a˜nos se estudian los distintos tipos de inestabilidades asociadas a este problema: los modos bidimensionales en la capa de cortadura, y los modos tridimensionales en el torbellino de recirculación principal dentro de la cavidad. En esta tesis se presenta un estudio paramétrico completo del límite incompresible del problema, empleando la herramienta de estabilidad lineal conocida como BiGlobal. Esta aproximación permite contemplar la estabilidad global del flujo, y obtener tanto la forma como las características de los modos propios del problema físico, sean estables o inestables. El estudio realizado permite caracterizar con gran detalle todos los modos relevantes, así como la envolvente de estabilidad en el espacio paramétrico del problema incompresible (Mach nulo, variación de Reynolds, espesor de capa límite incidente, relación altura/profundidad de la cavidad, y longitud característica de la perturbación en la dirección transversal). A la luz de los resultados obtenidos se proponen una serie de relaciones entre los parámetros y características de los modos principales, como por ejemplo entre el Reynolds crítico de un modo, y la longitud característica del mismo. Los resultados numéricos se contrastan con una campaña experimental, siendo la principal conclusión de dicha comparación que los modos lineales están presentes en el flujo real saturado, pero que existen diferencias notables en frecuencia entre las predicciones teóricas y los experimentos. Para intentar determinar la naturaleza de dichas diferencias se realiza una simulación numérica directa tridimensional, y se utiliza un algoritmo de DMD (descomposición dinámica de modos) para describir el proceso de saturación. ABSTRACT The problem of the flow over an open cavity has been studied in depth in the literature, both for being an interesting academical problem and due to the multitude of industrial applications, like the landing gear of aircraft, or the water deposit of firefighter airplanes. The different types of instabilities appearing in this flow studied in the literature are two: the two-dimensional shear layer modes, and the three-dimensional modes that appear in the main recirculating vortex inside the cavity. In this thesis a parametric study in the incompressible limit of the problem is presented, using the linear stability analysis known as BiGlobal. This approximation allows to obtain the global stability behaviour of the flow, and to capture both the morphological features and the characteristics of the eigenmodes of the physical problem, whether they are stable or unstable. The study presented here characterizes with great detail all the relevant eigenmodes, as well as the hypersurface of instability on the parameter space of the incompressible problem (Mach equal to zero, and variation of the Reynolds number, the incoming boundary layer thickness, the length to depth aspect ratio of the cavity and the spanwise length of the perturbation). The results allow to construct parametric relations between the characteristics of the leading eigenmodes and the parameters of the problem, like for example the one existing between the critical Reynolds number and its characteristic length. The numerical results presented here are compared with those of an experimental campaign, with the main conclusion of said comparison being that the linear eigenmode are present in the real saturated flow, albeit with some significant differences in the frequencies of the experiments and those predicted by the theory. To try to determine the nature of those differences a three-dimensional direct numerical simulation, analyzed with Dynamic Mode Decomposition algorithm, was used to describe the process of saturation.

Refractive index changes in amorphous SiO2 (silica) by swift ion irradiation

The refractive index changes induced by swift ion-beam irradiation in silica have been measured either by spectroscopic ellipsometry or through the effective indices of the optical modes propagating through the irradiated structure. The optical response has been analyzed by considering an effective homogeneous medium to simulate the nanostructured irradiated system consisting of cylindrical tracks, associated to the ion impacts, embedded into a virgin material. The role of both, irradiation fluence and stopping power, has been investigated. Above a certain electronic stopping power threshold (∼2.5 keV/nm), every ion impact creates an axial region around the trajectory with a fixed refractive index (around n = 1.475) corresponding to a certain structural phase that is independent of stopping power. The results have been compared with previous data measured by means of infrared spectroscopy and small-angle X-ray scattering; possible mechanisms and theoretical models are discussed.

Crack mechanical failure in lithium niobate crystal under ion irradiation; novel simulation by extended finite elements

Swift heavy ion irradiation (ions with mass heavier than 15 and energy exceeding MeV/amu) transfer their energy mainly to the electronic system with small momentum transfer per collision. Therefore, they produce linear regions (columnar nano-tracks) around the straight ion trajectory, with marked modifications with respect to the virgin material, e.g., phase transition, amorphization, compaction, changes in physical or chemical properties. In the case of crystalline materials the most distinctive feature of swift heavy ion irradiation is the production of amorphous tracks embedded in the crystal. Lithium niobate is a relevant optical material that presents birefringence due to its anysotropic trigonal structure. The amorphous phase is certainly isotropic. In addition, its refractive index exhibits high contrast with those of the crystalline phase. This allows one to fabricate waveguides by swift ion irradiation with important technological relevance. From the mechanical point of view, the inclusion of an amorphous nano-track (with a density 15% lower than that of the crystal) leads to the generation of important stress/strain fields around the track. Eventually these fields are the origin of crack formation with fatal consequences for the integrity of the samples and the viability of the method for nano-track formation. For certain crystal cuts (X and Y), these fields are clearly anisotropic due to the crystal anisotropy. We have used finite element methods to calculate the stress/strain fields that appear around the ion-generated amorphous nano-tracks for a variety of ion energies and doses. A very remarkable feature for X cut-samples is that the maximum shear stress appears on preferential planes that form +/-45º with respect to the crystallographic planes. This leads to the generation of oriented surface cracks when the dose increases. The growth of the cracks along the anisotropic crystal has been studied by means of novel extended finite element methods, which include cracks as discontinuities. In this way we can study how the length and depth of a crack evolves as function of the ion dose. In this work we will show how the simulations compare with experiments and their application in materials modification by ion irradiation.

Crack mechanical failure in ceramic materials under ion irradiation: case of lithium niobate crystal

Swift heavy ion irradiation (ions with mass heavier than 15 and energy exceeding MeV/amu) transfer their energy mainly to the electronic system with small momentum transfer per collision. Therefore, they produce linear regions (columnar nano-tracks) around the straight ion trajectory, with marked modifications with respect to the virgin material, e.g., phase transition, amorphization, compaction, changes in physical or chemical properties. In the case of crystalline materials the most distinctive feature of swift heavy ion irradiation is the production of amorphous tracks embedded in the crystal. Lithium niobate is a relevant optical material that presents birefringence due to its anysotropic trigonal structure. The amorphous phase is certainly isotropic. In addition, its refractive index exhibits high contrast with those of the crystalline phase. This allows one to fabricate waveguides by swift ion irradiation with important technological relevance. From the mechanical point of view, the inclusion of an amorphous nano-track (with a density 15% lower than that of the crystal) leads to the generation of important stress/strain fields around the track. Eventually these fields are the origin of crack formation with fatal consequences for the integrity of the samples and the viability of the method for nano-track formation. For certain crystal cuts (X and Y), these fields are clearly anisotropic due to the crystal anisotropy. We have used finite element methods to calculate the stress/strain fields that appear around the ion- generated amorphous nano-tracks for a variety of ion energies and doses. A very remarkable feature for X cut-samples is that the maximum shear stress appears on preferential planes that form +/-45º with respect to the crystallographic planes. This leads to the generation of oriented surface cracks when the dose increases. The growth of the cracks along the anisotropic crystal has been studied by means of novel extended finite element methods, which include cracks as discontinuities. In this way we can study how the length and depth of a crack evolves as function of the ion dose. In this work we will show how the simulations compare with experiments and their application in materials modification by ion irradiation.

Experimental evidence of super-resolution better than lambda/105 with positive refraction

Super-resolution (SR) systems surpassing the Abbe diffraction limit have been theoretically and experimentally demonstrated using a number of different approaches and technologies: using materials with a negative refractive index, utilizing optical super-oscillation, using a resonant metalens, etc. However, recently it has been proved theoretically that in the Maxwell fish-eye lens (MFE), a device made of positive refractive index materials, the same phenomenon takes place. Moreover, using a simpler device equivalent to the MFE called the spherical geodesic waveguide (SGW), an SR of up to λ/3000 was simulated in COMSOL. Until now, only one piece of experimental evidence of SR with positive refraction has been reported (up to λ/5) for an MFE prototype working at microwave frequencies. Here, experimental results are presented for an SGW prototype showing an SR of up to λ/105. The SGW prototype consists of two concentric metallic spheres with an air space in between and two coaxial ports acting as an emitter and a receiver. The prototype has been analyzed in the range 1 GHz to 1.3 GHz.

Improving Optical Performance of Concentrator Cells by Means of a Deposited Nanopattern Layer

Multijunction solar cells (MJSC) use anti-reflective coatings (ARC) to minimize Fresnel reflection losses for a family of light incidence angles. These coatings adapt the refractive index of the cell to that of the surrounding medium. Patterns with sizes in the range of the light wavelength can be used to further reduce reflections through diffraction. Transparent nanopatterns with a gradual profile, called moth-eye nanostructures, can adapt the refractive index of the optical interfaces (often with n∼1.5) used to encapsulate concentrator solar cells to that of the air (n air∼1). Here we show the effect of a nanometric moth-eye ARC with a round motif deposited on commercial MJSC that achieves short-circuit current (I SC) gains greater than 2% at normal incidence and even higher in the case of tilted illumination. In this work, MJSC with different moth-eye ARC are characterized under quantum efficiency (QE) as well as under concentrated illumination I-V in order to assess their potential. Simulations based on coupled wave analysis (RCWA) are used to fit the experimental results with successful results.

Determination of a refractive index and an extinction coefficient of standard production of CVD-graphene

The refractive index and extinction coefficient of chemical vapour deposition grown graphene are determined by ellipsometry analysis. Graphene films were grown on copper substrates and transferred as both monolayers and bilayers onto SiO2/Si substrates by using standard manufacturing procedures. The chemical nature and thickness of residual debris formed after the transfer process were elucidated using photoelectron spectroscopy. The real layered structure so deduced has been used instead of the nominal one as the input in the ellipsometry analysis of monolayer and bilayer graphene, transferred onto both native and thermal silicon oxide. The effect of these contamination layers on the optical properties of the stacked structure is noticeable both in the visible and the ultraviolet spectral regions, thus masking the graphene optical response. Finally, the use of heat treatment under a nitrogen atmosphere of the graphene-based stacked structures, as a method to reduce the water content of the sample, and its effect on the optical response of both graphene and the residual debris layer are presented. The Lorentz-Drude model proposed for the optical response of graphene fits fairly well the experimental ellipsometric data for all the analysed graphene-based stacked structures.