Quality-optimization algorithm based on stochastic dynamic programming for MPEG DASH video streaming

In contrast to traditional push-based protocols, adaptive streaming techniques like Dynamic Adaptive Streaming over HTTP (DASH) fix attention on the client, who dynamically requests different-quality portions of the content to cope with a limited and variable bandwidth but aiming at maximizing the quality perceived by the user. Since DASH adaptation logic at the client is not covered by the standard, we propose a solution based on Stochastic Dynamic Programming (SDP) techniques to find the optimal request policies that guarantee the users' Quality of Experience (QoE). Our algorithm is evaluated in a simulated streaming session and is compared with other adaptation approaches. The results show that our proposal outperforms them in terms of QoE, requesting higher qualities on average.

Reconfigurable video code (RVC) : aplicación para automatizar la asignación de procesos RUC a los núcleos de un sistema multiprocesador

El esquema actual que existe en el ámbito de la normalización y el diseño de nuevos estándares de codificación de vídeo se está convirtiendo en una tarea difícil de satisfacer la evolución y dinamismo de la comunidad de codificación de vídeo. El problema estaba centrado principalmente en poder explotar todas las características y similitudes entre los diferentes códecs y estándares de codificación. Esto ha obligado a tener que rediseñar algunas partes comunes a varios estándares de codificación. Este problema originó la aparición de una nueva iniciativa de normalización dentro del comité ISO/IEC MPEG, llamado Reconfigurable Video Coding (RVC). Su principal idea era desarrollar un estándar de codificación de vídeo que actualizase e incrementase progresivamente una biblioteca de los componentes, aportando flexibilidad y la capacidad de tener un código reconfigurable mediante el uso de un nuevo lenguaje orientado a flujo de Actores/datos denominado CAL. Este lenguaje se usa para la especificación de la biblioteca estándar y para la creación de instancias del modelo del decodificador. Más tarde, se desarrolló un nuevo estándar de codificación de vídeo denominado High Efficiency Video Coding (HEVC), que actualmente se encuentra en continuo proceso de actualización y desarrollo, que mejorase la eficiencia y compresión de la codificación de vídeo. Obviamente se ha desarrollado una visión de HEVC empleando la metodología de RVC. En este PFC, se emplean diferentes implementaciones de estándares empleando RVC. Por ejemplo mediante los decodificadores Mpeg 4 Part 2 SP y Mpeg 4 Part 10 CBP y PHP así como del nuevo estándar de codificación HEVC, resaltando las características y utilidad de cada uno de ellos. En RVC los algoritmos se describen mediante una clase de actores que intercambian flujos de datos (tokens) para realizar diferentes acciones. El objetivo de este proyecto es desarrollar un programa que, partiendo de los decodificadores anteriormente mencionados, una serie de secuencia de vídeo en diferentes formatos de compresión y una distribución estándar de los actores (para cada uno de los decodificadores), sea capaz de generar diferentes distribuciones de los actores del decodificador sobre uno o varios procesadores del sistema sobre el que se ejecuta, para conseguir la mayor eficiencia en la codificación del vídeo. La finalidad del programa desarrollado en este proyecto es la de facilitar la realización de las distribuciones de los actores sobre los núcleos del sistema, y obtener las mejores configuraciones posibles de una manera automática y eficiente. ABSTRACT. The current scheme that exists in the field of standardization and the design of new video coding standards is becoming a difficult task to meet the evolving and dynamic community of video encoding. The problem was centered mainly in order to exploit all the features and similarities between different codecs and encoding standards. This has forced redesigning some parts common to several coding standards. This problem led to the emergence of a new initiative for standardization within the ISO / IEC MPEG committee, called Reconfigurable Video Coding (RVC). His main idea was to develop a video coding standard and gradually incrementase to update a library of components, providing flexibility and the ability to have a reconfigurable code using a new flow -oriented language Actors / data called CAL. This language is used for the specification of the standard library and to the instantiation model decoder. Later, a new video coding standard called High Efficiency Video Coding (HEVC), which currently is in continuous process of updating and development, which would improve the compression efficiency and video coding is developed. Obviously has developed a vision of using the methodology HEVC RVC. In this PFC, different implementations using RVC standard are used. For example, using decoders MPEG 4 Part 2 SP and MPEG 4 Part 10 CBP and PHP and the new coding standard HEVC, highlighting the features and usefulness of each. In RVC, the algorithms are described by a class of actors that exchange streams of data (tokens) to perform different actions. The objective of this project is to develop a program that, based on the aforementioned decoders, a series of video stream in different compression formats and a standard distribution of actors (for each of the decoders), is capable of generating different distributions decoder actors on one or more processors of the system on which it runs, to achieve greater efficiency in video coding. The purpose of the program developed in this project is to facilitate the realization of the distributions of the actors on the cores of the system, and get the best possible settings automatically and efficiently.

Exploration of RVC applications using an ARM multicore processor = Exploración de aplicaciones RVC empleando un procesador ARM multinúcleo

Single core capabilities have reached their maximum clock speed; new multicore architectures provide an alternative way to tackle this issue instead. The design of decoding applications running on top of these multicore platforms and their optimization to exploit all system computational power is crucial to obtain best results. Since the development at the integration level of printed circuit boards are increasingly difficult to optimize due to physical constraints and the inherent increase in power consumption, development of multiprocessor architectures is becoming the new Holy Grail. In this sense, it is crucial to develop applications that can run on the new multi-core architectures and find out distributions to maximize the potential use of the system. Today most of commercial electronic devices, available in the market, are composed of embedded systems. These devices incorporate recently multi-core processors. Task management onto multiple core/processors is not a trivial issue, and a good task/actor scheduling can yield to significant improvements in terms of efficiency gains and also processor power consumption. Scheduling of data flows between the actors that implement the applications aims to harness multi-core architectures to more types of applications, with an explicit expression of parallelism into the application. On the other hand, the recent development of the MPEG Reconfigurable Video Coding (RVC) standard allows the reconfiguration of the video decoders. RVC is a flexible standard compatible with MPEG developed codecs, making it the ideal tool to integrate into the new multimedia terminals to decode video sequences. With the new versions of the Open RVC-CAL Compiler (Orcc), a static mapping of the actors that implement the functionality of the application can be done once the application executable has been generated. This static mapping must be done for each of the different cores available on the working platform. It has been chosen an embedded system with a processor with two ARMv7 cores. This platform allows us to obtain the desired tests, get as much improvement results from the execution on a single core, and contrast both with a PC-based multiprocessor system. Las posibilidades ofrecidas por el aumento de la velocidad de la frecuencia de reloj de sistemas de un solo procesador están siendo agotadas. Las nuevas arquitecturas multiprocesador proporcionan una vía de desarrollo alternativa en este sentido. El diseño y optimización de aplicaciones de descodificación de video que se ejecuten sobre las nuevas arquitecturas permiten un mejor aprovechamiento y favorecen la obtención de mayores rendimientos. Hoy en día muchos de los dispositivos comerciales que se están lanzando al mercado están integrados por sistemas embebidos, que recientemente están basados en arquitecturas multinúcleo. El manejo de las tareas de ejecución sobre este tipo de arquitecturas no es una tarea trivial, y una buena planificación de los actores que implementan las funcionalidades puede proporcionar importantes mejoras en términos de eficiencia en el uso de la capacidad de los procesadores y, por ende, del consumo de energía. Por otro lado, el reciente desarrollo del estándar de Codificación de Video Reconfigurable (RVC), permite la reconfiguración de los descodificadores de video. RVC es un estándar flexible y compatible con anteriores codecs desarrollados por MPEG. Esto hace de RVC el estándar ideal para ser incorporado en los nuevos terminales multimedia que se están comercializando. Con el desarrollo de las nuevas versiones del compilador específico para el desarrollo de lenguaje RVC-CAL (Orcc), en el que se basa MPEG RVC, el mapeo estático, para entornos basados en multiprocesador, de los actores que integran un descodificador es posible. Se ha elegido un sistema embebido con un procesador con dos núcleos ARMv7. Esta plataforma nos permitirá llevar a cabo las pruebas de verificación y contraste de los conceptos estudiados en este trabajo, en el sentido del desarrollo de descodificadores de video basados en MPEG RVC y del estudio de la planificación y mapeo estático de los mismos.

Modelado en alto nivel con SystemC

El presente proyecto final de carrera titulado “Modelado de alto nivel con SystemC” tiene como objetivo principal el modelado de algunos módulos de un codificador de vídeo MPEG-2 utilizando el lenguaje de descripción de sistemas igitales SystemC con un nivel de abstracción TLM o Transaction Level Modeling. SystemC es un lenguaje de descripción de sistemas digitales basado en C++. En él hay un conjunto de rutinas y librerías que implementan tipos de datos, estructuras y procesos especiales para el modelado de sistemas digitales. Su descripción se puede consultar en [GLMS02] El nivel de abstracción TLM se caracteriza por separar la comunicación entre los módulos de su funcionalidad. Este nivel de abstracción hace un mayor énfasis en la funcionalidad de la comunicación entre los módulos (de donde a donde van datos) que la implementación exacta de la misma. En los documentos [RSPF] y [HG] se describen el TLM y un ejemplo de implementación. La arquitectura del modelo se basa en el codificador MVIP-2 descrito en [Gar04], de dicho modelo, los módulos implementados son: · IVIDEOH: módulo que realiza un filtrado del vídeo de entrada en la dimensión horizontal y guarda en memoria el video filtrado. · IVIDEOV: módulo que lee de la memoria el vídeo filtrado por IVIDEOH, realiza el filtrado en la dimensión horizontal y escribe el video filtrado en memoria. · DCT: módulo que lee el video filtrado por IVIDEOV, hace la transformada discreta del coseno y guarda el vídeo transformado en la memoria. · QUANT: módulo que lee el video transformado por DCT, lo cuantifica y guarda el resultado en la memoria. · IQUANT: módulo que lee el video cuantificado por QUANT, realiza la cuantificación inversa y guarda el resultado en memoria. · IDCT: módulo que lee el video procesado por IQUANT, realiza la transformada inversa del coseno y guarda el resultado en memoria. · IMEM: módulo que hace de interfaz entre los módulos anteriores y la memoria. Gestiona las peticiones simultáneas de acceso a la memoria y asegura el acceso exclusivo a la memoria en cada instante de tiempo. Todos estos módulos aparecen en gris en la siguiente figura en la que se muestra la arquitectura del modelo: Figura 1. Arquitectura del modelo (VER PDF DEL PFC) En figura también aparecen unos módulos en blanco, dichos módulos son de pruebas y se han añadido para realizar simulaciones y probar los módulos del modelo: · CAMARA: módulo que simula una cámara en blanco y negro, lee la luminancia de un fichero de vídeo y lo envía al modelo a través de una FIFO. · FIFO: hace de interfaz entre la cámara y el modelo, guarda los datos que envía la cámara hasta que IVIDEOH los lee. · CONTROL: módulo que se encarga de controlar los módulos que procesan el vídeo, estos le indican cuando terminan de procesar un frame de vídeo y este módulo se encarga de iniciar los módulos que sean necesarios para seguir con la codificación. Este módulo se encarga del correcto secuenciamiento de los módulos procesadores de vídeo. · RAM: módulo que simula una memoria RAM, incluye un retardo programable en el acceso. Para las pruebas también se han generado ficheros de vídeo con el resultado de cada módulo procesador de vídeo, ficheros con mensajes y un fichero de trazas en el que se muestra el secuenciamiento de los procesadores. Como resultado del trabajo en el presente PFC se puede concluir que SystemC permite el modelado de sistemas digitales con bastante sencillez (hace falta conocimientos previos de C++ y programación orientada objetos) y permite la realización de modelos con un nivel de abstracción mayor a RTL, el habitual en Verilog y VHDL, en el caso del presente PFC, el TLM. ABSTRACT This final career project titled “High level modeling with SystemC” have as main objective the modeling of some of the modules of an MPEG-2 video coder using the SystemC digital systems description language at the TLM or Transaction Level Modeling abstraction level. SystemC is a digital systems description language based in C++. It contains routines and libraries that define special data types, structures and process to model digital systems. There is a complete description of the SystemC language in the document [GLMS02]. The main characteristic of TLM abstraction level is that it separates the communication among modules of their functionality. This abstraction level puts a higher emphasis in the functionality of the communication (from where to where the data go) than the exact implementation of it. The TLM and an example are described in the documents [RSPF] and [HG]. The architecture of the model is based in the MVIP-2 video coder (described in the document [Gar04]) The modeled modules are: · IVIDEOH: module that filter the video input in the horizontal dimension. It saves the filtered video in the memory. · IVIDEOV: module that read the IVIDEOH filtered video, filter it in the vertical dimension and save the filtered video in the memory. · DCT: module that read the IVIDEOV filtered video, do the discrete cosine transform and save the transformed video in the memory. · QUANT: module that read the DCT transformed video, quantify it and save the quantified video in the memory. · IQUANT: module that read the QUANT processed video, do the inverse quantification and save the result in the memory. · IDCT: module that read the IQUANT processed video, do the inverse cosine transform and save the result in the memory. · IMEM: this module is the interface between the modules described previously and the memory. It manage the simultaneous accesses to the memory and ensure an unique access at each instant of time All this modules are included in grey in the following figure (SEE PDF OF PFC). This figure shows the architecture of the model: Figure 1. Architecture of the model This figure also includes other modules in white, these modules have been added to the model in order to simulate and prove the modules of the model: · CAMARA: simulates a black and white video camera, it reads the luminance of a video file and sends it to the model through a FIFO. · FIFO: is the interface between the camera and the model, it saves the video data sent by the camera until the IVIDEOH module reads it. · CONTROL: controls the modules that process the video. These modules indicate the CONTROL module when they have finished the processing of a video frame. The CONTROL module, then, init the necessary modules to continue with the video coding. This module is responsible of the right sequence of the video processing modules. · RAM: it simulates a RAM memory; it also simulates a programmable delay in the access to the memory. It has been generated video files, text files and a trace file to check the correct function of the model. The trace file shows the sequence of the video processing modules. As a result of the present final career project, it can be deduced that it is quite easy to model digital systems with SystemC (it is only needed previous knowledge of C++ and object oriented programming) and it also allow the modeling with a level of abstraction higher than the RTL used in Verilog and VHDL, in the case of the present final career project, the TLM.

Evaluación de la contribución y el impacto de las tecnologías del habla en la detección automática del Síndrome de la Apnea Obstructiva del Sueño = Contributions and impact assessment of speech technologies on the automatic detection of severe Obstructive Sleep Apnea syndrome

La presente Tesis analiza las posibilidades que ofrecen en la actualidad las tecnologías del habla para la detección de patologías clínicas asociadas a la vía aérea superior. El estudio del habla que tradicionalmente cubre tanto la producción como el proceso de transformación del mensaje y las señales involucradas, desde el emisor hasta alcanzar al receptor, ofrece una vía de estudio alternativa para estas patologías. El hecho de que la señal emitida no solo contiene este mensaje, sino también información acerca del locutor, ha motivado el desarrollo de sistemas orientados a la identificación y verificación de la identidad de los locutores. Estos trabajos han recibido recientemente un nuevo impulso, orientándose tanto hacia la caracterización de rasgos que son comunes a varios locutores, como a las diferencias existentes entre grabaciones de un mismo locutor. Los primeros resultan especialmente relevantes para esta Tesis dado que estos rasgos podrían evidenciar la presencia de características relacionadas con una cierta condición común a varios locutores, independiente de su identidad. Tal es el caso que se enfrenta en esta Tesis, donde los rasgos identificados se relacionarían con una de la patología particular y directamente vinculada con el sistema de físico de conformación del habla. El caso del Síndrome de Apneas Hipopneas durante el Sueno (SAHS) resulta paradigmático. Se trata de una patología con una elevada prevalencia mundo, que aumenta con la edad. Los pacientes de esta patología experimentan episodios de cese involuntario de la respiración durante el sueño, que se prolongan durante varios segundos y que se reproducen a lo largo de la noche impidiendo el correcto descanso. En el caso de la apnea obstructiva, estos episodios se deben a la imposibilidad de mantener un camino abierto a través de la vía aérea, de forma que el flujo de aire se ve interrumpido. En la actualidad, el diagnostico de estos pacientes se realiza a través de un estudio polisomnográfico, que se centra en el análisis de los episodios de apnea durante el sueño, requiriendo que el paciente permanezca en el hospital durante una noche. La complejidad y el elevado coste de estos procedimientos, unidos a las crecientes listas de espera, han evidenciado la necesidad de contar con técnicas rápidas de detección, que si bien podrían no obtener tasas tan elevadas, permitirían reorganizar las listas de espera en función del grado de severidad de la patología en cada paciente. Entre otros, los sistemas de diagnostico por imagen, así como la caracterización antropométrica de los pacientes, han evidenciado la existencia de patrones anatómicos que tendrían influencia directa sobre el habla. Los trabajos dedicados al estudio del SAHS en lo relativo a como esta afecta al habla han sido escasos y algunos de ellos incluso contradictorios. Sin embargo, desde finales de la década de 1980 se conoce la existencia de patrones específicos relativos a la articulación, la fonación y la resonancia. Sin embargo, su descripción resultaba difícilmente aprovechable a través de un sistema de reconocimiento automático, pero apuntaba la existencia de un nexo entre voz y SAHS. En los últimos anos las técnicas de procesado automático han permitido el desarrollo de sistemas automáticos que ya son capaces de identificar diferencias significativas en el habla de los pacientes del SAHS, y que los distinguen de los locutores sanos. Por contra, poco se conoce acerca de la conexión entre estos nuevos resultados, los sé que habían obtenido en el pasado y la patogénesis del SAHS. Esta Tesis continua la labor desarrollada en este ámbito considerando específicamente: el estudio de la forma en que el SAHS afecta el habla de los pacientes, la mejora en las tasas de clasificación automática y la combinación de la información obtenida con los predictores utilizados por los especialistas clínicos en sus evaluaciones preliminares. Las dos primeras tareas plantean problemas simbióticos, pero diferentes. Mientras el estudio de la conexión entre el SAHS y el habla requiere de modelos acotados que puedan ser interpretados con facilidad, los sistemas de reconocimiento se sirven de un elevado número de dimensiones para la caracterización y posterior identificación de patrones. Así, la primera tarea debe permitirnos avanzar en la segunda, al igual que la incorporación de los predictores utilizados por los especialistas clínicos. La Tesis aborda el estudio tanto del habla continua como del habla sostenida, con el fin de aprovechar las sinergias y diferencias existentes entre ambas. En el análisis del habla continua se tomo como punto de partida un esquema que ya fue evaluado con anterioridad, y sobre el cual se ha tratado la evaluación y optimización de la representación del habla, así como la caracterización de los patrones específicos asociados al SAHS. Ello ha evidenciado la conexión entre el SAHS y los elementos fundamentales de la señal de voz: los formantes. Los resultados obtenidos demuestran que el éxito de estos sistemas se debe, fundamentalmente, a la capacidad de estas representaciones para describir dichas componentes, obviando las dimensiones ruidosas o con poca capacidad discriminativa. El esquema resultante ofrece una tasa de error por debajo del 18%, sirviéndose de clasificadores notablemente menos complejos que los descritos en el estado del arte y de una única grabación de voz de corta duración. En relación a la conexión entre el SAHS y los patrones observados, fue necesario considerar las diferencias inter- e intra-grupo, centrándonos en la articulación característica del locutor, sustituyendo los complejos modelos de clasificación por el estudio de los promedios espectrales. El resultado apunta con claridad hacia ciertas regiones del eje de frecuencias, sugiriendo la existencia de un estrechamiento sistemático en la sección del tracto en la región de la orofaringe, ya prevista en la patogénesis de este síndrome. En cuanto al habla sostenida, se han reproducido los estudios realizados sobre el habla continua en grabaciones de la vocal /a/ sostenida. Los resultados son cualitativamente análogos a los anteriores, si bien en este caso las tasas de clasificación resultan ser más bajas. Con el objetivo de identificar el sentido de este resultado se reprodujo el estudio de los promedios espectrales y de la variabilidad inter e intra-grupo. Ambos estudios mostraron importantes diferencias con los anteriores que podrían explicar estos resultados. Sin embargo, el habla sostenida ofrece otras oportunidades al establecer un entorno controlado para el estudio de la fonación, que también había sido identificada como una fuente de información para la detección del SAHS. De su estudio se pudo observar que, en el conjunto de datos disponibles, no existen variaciones que pudieran asociarse fácilmente con la fonación. Únicamente aquellas dimensiones que describen la distribución de energía a lo largo del eje de frecuencia evidenciaron diferencias significativas, apuntando, una vez más, en la dirección de las resonancias espectrales. Analizados los resultados anteriores, la Tesis afronta la fusión de ambas fuentes de información en un único sistema de clasificación. Con ello es posible mejorar las tasas de clasificación, bajo la hipótesis de que la información presente en el habla continua y el habla sostenida es fundamentalmente distinta. Esta tarea se realizo a través de un sencillo esquema de fusión que obtuvo un 88.6% de aciertos en clasificación (tasa de error del 11.4%), lo que representa una mejora significativa respecto al estado del arte. Finalmente, la combinación de este clasificador con los predictores utilizados por los especialistas clínicos ofreció una tasa del 91.3% (tasa de error de 8.7%), que se encuentra dentro del margen ofrecido por esquemas más costosos e intrusivos, y que a diferencia del propuesto, no pueden ser utilizados en la evaluación previa de los pacientes. Con todo, la Tesis ofrece una visión clara sobre la relación entre el SAHS y el habla, evidenciando el grado de madurez alcanzado por la tecnología del habla en la caracterización y detección del SAHS, poniendo de manifiesto que su uso para la evaluación de los pacientes ya sería posible, y dejando la puerta abierta a futuras investigaciones que continúen el trabajo aquí iniciado. ABSTRACT This Thesis explores the potential of speech technologies for the detection of clinical disorders connected to the upper airway. The study of speech traditionally covers both the production process and post processing of the signals involved, from the speaker up to the listener, offering an alternative path to study these pathologies. The fact that utterances embed not just the encoded message but also information about the speaker, has motivated the development of automatic systems oriented to the identification and verificaton the speaker’s identity. These have recently been boosted and reoriented either towards the characterization of traits that are common to several speakers, or to the differences between records of the same speaker collected under different conditions. The first are particularly relevant to this Thesis as these patterns could reveal the presence of features that are related to a common condition shared among different speakers, regardless of their identity. Such is the case faced in this Thesis, where the traits identified would relate to a particular pathology, directly connected to the speech production system. The Obstructive Sleep Apnea syndrome (OSA) is a paradigmatic case for analysis. It is a disorder with high prevalence among adults and affecting a larger number of them as they grow older. Patients suffering from this disorder experience episodes of involuntary cessation of breath during sleep that may last a few seconds and reproduce throughout the night, preventing proper rest. In the case of obstructive apnea, these episodes are related to the collapse of the pharynx, which interrupts the air flow. Currently, OSA diagnosis is done through a polysomnographic study, which focuses on the analysis of apnea episodes during sleep, requiring the patient to stay at the hospital for the whole night. The complexity and high cost of the procedures involved, combined with the waiting lists, have evidenced the need for screening techniques, which perhaps would not achieve outstanding performance rates but would allow clinicians to reorganize these lists ranking patients according to the severity of their condition. Among others, imaging diagnosis and anthropometric characterization of patients have evidenced the existence of anatomical patterns related to OSA that have direct influence on speech. Contributions devoted to the study of how this disorder affects scpeech are scarce and somehow contradictory. However, since the late 1980s the existence of specific patterns related to articulation, phonation and resonance is known. By that time these descriptions were virtually useless when coming to the development of an automatic system, but pointed out the existence of a link between speech and OSA. In recent years automatic processing techniques have evolved and are now able to identify significant differences in the speech of OSAS patients when compared to records from healthy subjects. Nevertheless, little is known about the connection between these new results with those published in the past and the pathogenesis of the OSA syndrome. This Thesis is aimed to progress beyond the previous research done in this area by addressing: the study of how OSA affects patients’ speech, the enhancement of automatic OSA classification based on speech analysis, and its integration with the information embedded in the predictors generally used by clinicians in preliminary patients’ examination. The first two tasks, though may appear symbiotic at first, are quite different. While studying the connection between speech and OSA requires simple narrow models that can be easily interpreted, classification requires larger models including a large number dimensions for the characterization and posterior identification of the observed patterns. Anyhow, it is clear that any progress made in the first task should allow us to improve our performance on the second one, and that the incorporation of the predictors used by clinicians shall contribute in this same direction. The Thesis considers both continuous and sustained speech analysis, to exploit the synergies and differences between them. On continuous speech analysis, a conventional speech processing scheme, designed and evaluated before this Thesis, was taken as a baseline. Over this initial system several alternative representations of the speech information were proposed, optimized and tested to select those more suitable for the characterization of OSA-specific patterns. Evidences were found on the existence of a connection between OSA and the fundamental constituents of the speech: the formants. Experimental results proved that the success of the proposed solution is well explained by the ability of speech representations to describe these specific OSA-related components, ignoring the noisy ones as well those presenting low discrimination capabilities. The resulting scheme obtained a 18% error rate, on a classification scheme significantly less complex than those described in the literature and operating on a single speech record. Regarding the connection between OSA and the observed patterns, it was necessary to consider inter-and intra-group differences for this analysis, and to focus on the articulation, replacing the complex classification models by the long-term average spectra. Results clearly point to certain regions on the frequency axis, suggesting the existence of a systematic narrowing in the vocal tract section at the oropharynx. This was already described in the pathogenesis of this syndrome. Regarding sustained speech, similar experiments as those conducted on continuous speech were reproduced on sustained phonations of vowel / a /. Results were qualitatively similar to the previous ones, though in this case perfomance rates were found to be noticeably lower. Trying to derive further knowledge from this result, experiments on the long-term average spectra and intraand inter-group variability ratios were also reproduced on sustained speech records. Results on both experiments showed significant differences from the previous ones obtained from continuous speech which could explain the differences observed on peformance. However, sustained speech also provided the opportunity to study phonation within the controlled framework it provides. This was also identified in the literature as a source of information for the detection of OSA. In this study it was found that, for the available dataset, no sistematic differences related to phonation could be found between the two groups of speakers. Only those dimensions which relate energy distribution along the frequency axis provided significant differences, pointing once again towards the direction of resonant components. Once classification schemes on both continuous and sustained speech were developed, the Thesis addressed their combination into a single classification system. Under the assumption that the information in continuous and sustained speech is fundamentally different, it should be possible to successfully merge the two of them. This was tested through a simple fusion scheme which obtained a 88.6% correct classification (11.4% error rate), which represents a significant improvement over the state of the art. Finally, the combination of this classifier with the variables used by clinicians obtained a 91.3% accuracy (8.7% error rate). This is within the range of alternative, but costly and intrusive schemes, which unlike the one proposed can not be used in the preliminary assessment of patients’ condition. In the end, this Thesis has shed new light on the underlying connection between OSA and speech, and evidenced the degree of maturity reached by speech technology on OSA characterization and detection, leaving the door open for future research which shall continue in the multiple directions that have been pointed out and left as future work.

Validation and aplication of Bioelectrical Impedance (BIA) method to determine body and carcass composition and nutrient retention of growing rabbits = Validación y aplicación de la técnica de la Impedancia Bioeléctrica (BIA) para determinar la composición corporal, de la canal y la retención de nutrientes de conejos en crecimiento

Los objetivos de esta tesis fueron 1) obtener y validar ecuaciones de predicción para determinar in vivo la composición corporal y de la canal de conejos en crecimiento de 25 a 77 días de vida utilizando la técnica de la Impedancia Bioeléctrica (BIA), y 2) evaluar su aplicación para determinar diferencias en la composición corporal y de la canal, así como la retención de nutrientes de animales alimentados con diferentes fuentes y niveles de grasa. El primer estudio se realizó para determinar y después validar, usando datos independientes, las ecuaciones de predicción obtenidas para determinar in vivo la composición corporal de los conejos en crecimiento. Se utilizaron 150 conejos a 5 edades distintas (25, 35, 49, 63 y 77 días de vida), con un rango de pesos entre 231 y 3138 g. Para determinar los valores de resistencia (Rs,) and reactancia (Xc,) se usó un terminal (Model BIA-101, RJL Systems, Detroit, MI USA) con cuatro electrodos. Igualmente se registró la distancia entre electrodos internos (D), la longitud corporal (L) y el peso vivo (PV) de cada animal. En cada edad, los animales fueron molidos y congelados (-20 ºC) para su posterior análisis químico (MS, grasa, proteína, cenizas y EB). El contenido en grasa y energía de los animales se incrementó, mientras que los contenidos en proteína, cenizas y agua de los animales disminuyeron con la edad. Los valores medios de Rs, Xc, impedancia (Z), L y D fueron 83.5 ± 23.1 , 18.2 ± 3.8 , 85.6 ± 22.9 , 30.6 ± 6.9 cm y 10.8 ± 3.1 cm. Se realizó un análisis de regresión lineal múltiple para determinar las ecuaciones de predicción, utilizando los valores de PV, L and Z como variables independientes. Las ecuaciones obtenidas para estimar los contenidos en agua (g), PB (g), grasa (g), cenizas (g) and EB (MJ) tuvieron un coeficiente de determinación de (R2) de 0.99, 0.99, 0.97, 0.98 y 0.99, y los errores medios de predicción relativos (EMPR) fueron: 2.79, 6.15, 24.3, 15.2 y 10.6%, respectivamente. Cuando el contenido en agua se expresó como porcentaje, los valores de R2 y EMPR fueron 0.85 and 2.30%, respectivamente. Al predecir los contenidos en proteína (%MS), grasa (%MS), cenizas (%MS) y energía (kJ/100 g MS), se obtuvieron valores de 0.79, 0.83, 0.71 y 0.86 para R2, y 5.04, 18.9, 12.0 y 3.19% para EMPR. La reactancia estuvo negativamente correlacionada con el contenido en agua, cenizas y PB (r = -0.32, P < 0.0001; r = -0.20, P < 0.05; r = -0.26, P < 0.01) y positivamente correlacionada con la grasa y la energía (r = 0.23 y r = 0.24; P < 0.01). Sin embargo, Rs estuvo positivamente correlacionada con el agua, las cenizas y la PB (r = 0.31, P < 0.001; r = 0.28, P < 0.001; r = 0.37, P < 0.0001) y negativamente con la grasa y la energía (r = -0.36 y r = -0.35; P < 0.0001). Igualmente la edad estuvo negativamente correlacionada con el contenido en agua, cenizas y proteína (r = -0.79; r = -0.68 y r = -0.80; P < 0.0001) y positivamente con la grasa y la energía (r = 0.78 y r = 0.81; P < 0.0001). Se puede concluir que el método BIA es una técnica buena y no invasiva para estimar in vivo la composición corporal de conejos en crecimiento de 25 a 77 días de vida. El objetivo del segundo estudio fue determinar y validar con datos independientes las ecuaciones de predicción obtenidas para estimar in vivo la composición de la canal eviscerada mediante el uso de BIA en un grupo de conejos de 25 a 77 días, así como testar su aplicación para predecir la retención de nutrientes y calcular las eficacias de retención de la energía y del nitrógeno. Se utilizaron 75 conejos agrupados en 5 edades (25, 35, 49, 63 y 77 días de vida) con unos pesos que variaron entre 196 y 3260 g. Para determinar los valores de resistencia (Rs, ) y reactancia (Xc, ) se usó un terminal (Model BIA-101, RJL Systems, Detroit, MI USA) con cuatro electrodos. Igualmente se registró la distancia entre electrodos internos (D), la longitud corporal (L) y el peso vivo (PV) del cada animal. En cada edad, los animales fueron aturdidos y desangrados. Su piel, vísceras y contenido digestivo fueron retirados, y la canal oreada fue pesada y molida para posteriores análisis (MS, grasa, PB, cenizas y EB). Los contenidos en energía y grasa aumentaron mientras que los de agua, cenizas y proteína disminuyeron con la edad. Los valores medios de Rs, Xc, impedancia (Z), L y D fueron 95.9±23.9 , 19.5±4.7 , 98.0±23.8 , 20.6±6.3 cm y 13.7±3.1 cm. Se realizó un análisis de regresión linear múltiple para determinar las ecuaciones de predicción, utilizando los valores de PV, L and Z como variables independientes. Los coeficientes de determinación (R2) de las ecuaciones obtenidas para estimar los contenidos en agua (g), PB (g), grasa (g), cenizas (g) and EB (MJ) fueron: 0.99, 0.99, 0.95, 0.96 y 0.98, mientras que los errores medios de predicción relativos (EMPR) fueron: 4.20, 5.48, 21.9, 9.10 y 6.77%, respectivamente. Cuando el contenido en agua se expresó como porcentaje, los valores de R2 y EMPR fueron 0.79 y 1.62%, respectivamente. Cuando se realizó la predicción de los contenidos en proteína (%MS), grasa (%MS), cenizas (%MS) y energía (kJ/100 g MS), los valores de R2 fueron 0.68, 0.76, 0.66 and 0.82, y los de RMPE: 3.22, 10.5, 5.82 and 2.54%, respectivamente. La reactancia estuvo directamente correlacionada con el contenido en grasa (r = 0.24, P < 0.05), mientras que la resistencia guardó una correlación positiva con los contenidos en agua, cenizas y proteína (r = 0.55, P < 0.001; r = 0.54, P < 0.001; r = 0.40, P < 0.005) y negativa con la grasa y la energía (r = -0.44 y r = -0.55; P < 0.001). Igualmente la edad estuvo negativamente correlacionada con los contenidos en agua, cenizas y PB (r = -0.94; r = -0.85 y r = -0.75; P < 0.0001) y positivamente con la grasa y la energía (r = 0.89 y r = 0.90; P < 0.0001). Se estudió la eficacia global de retención de la energía (ERE) y del nitrógeno (ERN) durante todo el periodo de cebo (35-63 d), Los valores de ERE fueron 20.4±7.29%, 21.0±4.18% and 20.8±2.79% en los periodos 35 a 49, 49 a 63 y 35 a 63 d, respectivamente. ERN fue 46.9±11.7%, 34.5±7.32% y 39.1±3.23% para los mismos periodos. La energía fue retenida en los tejidos para crecimiento con una eficiencia del 52.5% y la eficiencia de retención de la energía como proteína y grasa fue de 33.3 y 69.9% respectivamente. La eficiencia de utilización del nitrógeno para crecimiento fue cercana al 77%. Este trabajo muestra como el método BIA es técnica buena y no invasiva para determinar in vivo la composición de la canal y la retención de nutrientes en conejos en crecimiento de 25 a 77 días de vida. En el tercer estudio, se llevaron a cabo dos experimentos con el fin de investigar los efectos del nivel de inclusión y de la fuente de grasa, sobre los rendimientos productivos, la mortalidad, la retención de nutrientes y la composición corporal total y de la canal eviscerada de conejos en crecimiento de 34 a 63 d de vida. En el Exp. 1 se formularon 3 dietas con un diseño experimental factorial 3 x 2 con el tipo de grasa utilizada: Aceite de Soja (SBO), Lecitinas de Soja (SLO) y Manteca (L) y el nivel de inclusión (1.5 y 4%) como factores principales. El Exp. 2 también fue diseñado con una estructura factorial 3 x 2, pero usando SBO, Aceite de Pescado (FO) y Aceite de Palmiste como fuentes de grasa, incluidas a los mismos niveles que en el Exp. 1. En ambos experimentos 180 animales fueron alojados en jaulas individuales (n=30) y 600 en jaulas colectivas en grupos de 5 animales (n=20). Los animales alimentados con un 4% de grasa añadida tuvieron unos consumos diarios y unos índices de conversión más bajos que aquellos alimentados con las dietas con un 1.5% de grasa. En los animales alojados en colectivo del Exp. 1, el consumo fue un 4.8% más alto en los que consumieron las dietas que contenían manteca que en los animales alimentados con las dietas SBO (P = 0.036). La inclusión de manteca tendió a reducir la mortalidad (P = 0.067) en torno al 60% y al 25% con respecto a las dietas con SBO y SLO, respectivamente. La mortalidad aumentó con el nivel máximo de inclusión de SLO (14% vs. 1%, P < 0.01), sin observarse un efecto negativo sobre la mortalidad con el nivel más alto de inclusión de las demás fuentes de grasa utilizadas. En los animales alojados colectivo del Exp. 2 se encontró una disminución del consumo (11%), peso vivo a 63 d (4.8%) y de la ganancia diaria de peso (7.8%) con la inclusión de aceite de pescado con respecto a otras dietas (P < 0.01). Los dos últimos parámetros se vieron especialmente más reducidos cuando en las dietas se incluyó el nivel más alto de FO (5.6 y 9.5%, respectivamente, (P < 0.01)). Los animales alojados individualmente mostraron unos resultados productivos muy similares. La inclusión de aceite pescado tendió (P = 0.078) a aumentar la mortalidad (13.2%) con respecto al aceite de palmiste (6.45%), siendo intermedia para las dietas que contenían SBO (8.10%). La fuente o el nivel de grasa no afectaron la composición corporal total o de la canal eviscerada de los animales. Un incremento en el nivel de grasa dio lugar a una disminución de la ingesta de nitrógeno digestible (DNi) (1.83 vs. 1.92 g/d; P = 0.068 en Exp. 1 y 1.79 vs. 1.95 g/d; P = 0.014 en Exp. 2). Debido a que el nitrógeno retenido (NR) en la canal fue similar para ambos niveles (0.68 g/d (Exp. 1) y 0.71 g/d (Exp. 2)), la eficacia total de retención del nitrógeno (ERN) aumentó con el nivel máximo de inclusión de grasa, pero de forma significativa únicamente en el Exp. 1 (34.9 vs. 37.8%; P < 0.0001), mientras que en el Exp. 2 se encontró una tendencia (36.2 vs. 38.0% en Exp. 2; P < 0.064). Como consecuencia, la excreción de nitrógeno en heces fue menor en los animales alimentados con el nivel más alto de grasa (0.782 vs. 0.868 g/d; P = 0.0001 en Exp. 1, y 0.745 vs. 0.865 g/d; P < 0.0001 en Exp.2) al igual que el nitrógeno excretado en orina (0.702 vs. 0.822 g/d; P < 0.0001 en Exp. 1 y 0.694 vs. 0.7999 g/d; P = 0.014 en Exp.2). Aunque no hubo diferencias en la eficacia total de retención de la energía (ERE), la energía excretada en heces disminuyó al aumentar el nivel de inclusión de grasa (142 vs. 156 Kcal/d; P = 0.0004 en Exp. 1 y 144 vs. 154 g/d; P = 0.050 en Exp. 2). Sin embargo, la energía excretada como orina y en forma de calor fue mayor en el los animales del Exp. 1 alimentados con el nivel más alto de grasa (216 vs. 204 Kcal/d; P < 0.017). Se puede concluir que la manteca y el aceite de palmiste pueden ser considerados como fuentes alternativas al aceite de soja debido a la reducción de la mortalidad, sin efectos negativos sobre los rendimientos productivos o la retención de nutrientes. La inclusión de aceite de pescado empeoró los rendimientos productivos y la mortalidad durante el periodo de crecimiento. Un aumento en el nivel de grasa mejoró el índice de conversión y la eficacia total de retención de nitrógeno. ABSTRACT The aim of this Thesis is: 1) to obtain and validate prediction equations to determine in vivo whole body and carcass composition using the Bioelectrical Impedance (BIA) method in growing rabbits from 25 to 77 days of age, and 2) to study its application to determine differences on whole body and carcass chemical composition, and nutrient retention of animals fed different fat levels and sources. The first study was conducted to determine and later validate, by using independent data, the prediction equations obtained to assess in vivo the whole body composition of growing rabbits. One hundred and fifty rabbits grouped at 5 different ages (25, 35, 49, 63 and 77 days) and weighing from 231 to 3138 g were used. A four terminal body composition analyser was used to obtain resistance (Rs, ) and reactance (Xc, ) values (Model BIA-101, RJL Systems, Detroit, MI USA). The distance between internal electrodes (D, cm), body length (L, cm) and live BW of each animal were also registered. At each selected age, animals were slaughtered, ground and frozen (-20 ºC) for later chemical analyses (DM, fat, CP, ash and GE). Fat and energy body content increased with the age, while protein, ash, and water decreased. Mean values of Rs, Xc, impedance (Z), L and D were 83.5 ± 23.1 , 18.2 ± 3.8 , 85.6 ± 22.9 , 30.6 ± 6.9 cm and 10.8 ± 3.1 cm. A multiple linear regression analysis was used to determine the prediction equations, using BW, L and Z data as independent variables. Equations obtained to estimate water (g), CP (g), fat (g), ash (g) and GE (MJ) content had, respectively, coefficient of determination (R2) values of 0.99, 0.99, 0.97, 0.98 and 0.99, and the relative mean prediction error (RMPE) was: 2.79, 6.15, 24.3, 15.2 and 10.6%, respectively. When water was expressed as percentage, the R2 and RMPE were 0.85 and 2.30%, respectively. When prediction of the content of protein (%DM), fat (%DM), ash (%DM) and energy (kJ/100 g DM) was done, values of 0.79, 0.83, 0.71 and 0.86 for R2, and 5.04, 18.9, 12.0 and 3.19% for RMPE, respectively, were obtained. Reactance was negatively correlated with water, ash and CP content (r = -0.32, P < 0.0001; r = -0.20, P < 0.05; r = -0.26, P < 0.01) and positively correlated with fat and GE (r = 0.23 and r = 0.24; P < 0.01). Otherwise, resistance was positively correlated with water, ash and CP (r = 0.31, P < 0.001; r = 0.28, P < 0.001; r = 0.37, P < 0.0001) and negatively correlated with fat and energy (r = -0.36 and r = -0.35; P < 0.0001). Moreover, age was negatively correlated with water, ash and CP content (r = -0.79; r = -0.68 and r = -0.80; P < 0.0001) and positively correlated with fat and energy (r = 0.78 and r = 0.81; P < 0.0001). It could be concluded that BIA is a non-invasive good method to estimate in vivo whole body composition of growing rabbits from 25 to 77 days of age. The aim of the second study was to determine and validate with independent data, the prediction equations obtained to estimate in vivo carcass composition of growing rabbits by using the results of carcass chemical composition and BIA values in a group of rabbits from 25 to 77 days. Also its potential application to predict nutrient retention and overall energy and nitrogen retention efficiencies was analysed. Seventy five rabbits grouped at 5 different ages (25, 35, 49, 63 and 77 days) with weights ranging from 196 to 3260 g were used. A four terminal body composition analyser (Model BIA-101, RJL Systems, Detroit, MI USA) was used to obtain resistance (Rs, ) and reactance (Xc, ) values. The distance between internal electrodes (D, cm), body length (L, cm) and live weight (BW, g) were also registered. At each selected age, all the animals were stunned and bled. The skin, organs and digestive content were removed, and the chilled carcass were weighed and processed for chemical analyses (DM, fat, CP, ash and GE). Energy and fat increased with the age, while CP, ash, and water decreased. Mean values of Rs, Xc, impedance (Z), L and D were 95.9±23.9 , 19.5±4.7 , 98.0±23.8 , 20.6±6.3 cm y 13.7±3.1 cm. A multiple linear regression analysis was done to determine the equations, using BW, L and Z data as parameters. Coefficient of determination (R2) of the equations obtained to estimate water (g), CP (g), fat (g), ash (g) and GE (MJ) content were: 0.99, 0.99, 0.95, 0.96 and 0.98, and relative mean prediction error (RMPE) were: 4.20, 5.48, 21.9, 9.10 and 6.77%, respectively. When water content was expressed as percentage, the R2 and RMPE were 0.79 and 1.62%, respectively. When prediction of protein (%DM), fat (%DM), ash (%DM) and energy (kJ/100 g DM) content was done, R2 values were 0.68, 0.76, 0.66 and 0.82, and RMPE: 3.22, 10.5, 5.82 and 2.54%, respectively. Reactance was positively correlated with fat content (r = 0.24, P < 0.05) while resistance was positively correlated with water, ash and protein carcass content (r = 0.55, P < 0.001; r = 0.54, P < 0.001; r = 0.40, P < 0.005) and negatively correlated with fat and energy (r = -0.44 and r = -0.55; P < 0.001). Moreover, age was negatively correlated with water, ash and CP content (r = -0.97, r = -0.95 and r = -0.89, P < 0.0001) and positively correlated with fat and GE (r = 0.95 and r = 0.97; P < 0.0001). In the whole growing period (35-63 d), overall energy retention efficiency (ERE) and nitrogen retention efficiency (NRE) were studied. The ERE values were 20.4±7.29%, 21.0±4.18% and 20.8±2.79%, from 35 to 49, 49 to 63 and from 35 to 63 d, respectively. NRE was 46.9±11.7%, 34.5±7.32% and 39.1±3.23% for the same periods. Energy was retained in body tissues for growth with an efficiency of approximately 52.5% and efficiency of the energy for protein and fat retention was 33.3 and 69.9%, respectively. Efficiency of utilization of nitrogen for growth was near to 77%. This work shows that BIA it’s a non-invasive and good method to estimate in vivo carcass composition and nutrient retention of growing rabbits from 25 to 77 days of age. In the third study, two experiments were conducted to investigate the effect of the fat addition and source, on performance, mortality, nutrient retention, and the whole body and carcass chemical composition of growing rabbits from 34 to 63 d. In Exp. 1 three diets were arranged in a 3 x 2 factorial structure with the source of fat: Soybean oil (SBO), Soya Lecithin Oil (SLO) and Lard (L) and the dietary fat inclusion level (1.5 and 4%) as the main factors. Exp. 2 had also arranged as a 3 x 2 factorial design, but using SBO, Fish Oil (FO) and Palmkernel Oil (PKO) as fat sources, and included at the same levels than in Exp. 1. In both experiments 180 animals were allocated in individual cages (n=30) and 600 in collectives cages, in groups of 5 animals (n=20). Animals fed with 4% dietary fat level showed lower DFI and FCR than those fed diets with 1.5%. In collective housing of Exp. 1, DFI was a 4.8% higher in animals fed with diets containing lard than SBO (P = 0.036), being intermediate for diet with SLO. Inclusion of lard also tended to reduce mortality (P = 0.067) around 60% and 25% with respect SBO and SLO diets, respectively. Mortality increased with the greatest level of soya lecithin (14% vs. 1%, P < 0.01). In Exp. 2 a decrease of DFI (11%), BW at 63 d (4.8%) and DWG (7.8%) were observed with the inclusion of fish oil with respect the other two diets (P < 0.01). These last two traits impaired with the highest level of fish oil (5.6 and 9.5%, respectively, (P < 0.01)). Animals housed individually showed similar performance results. The inclusion of fish oil also tended to increase (P = 0.078) mortality (13.2%) with respect palmkernel oil (6.45%), being mortality of SBO intermediate (8.10%). Fat source and level did not affect the whole body or carcass chemical composition. An increase of the fat sources addition led to a decrease of the digestible nitrogen intake (DNi) (1.83 vs. 1.92 g/d; P = 0.068 in Exp. 1 and 1.79 vs. 1.95 g/d; P = 0.014 in Exp. 2). As the nitrogen retained (NR) in the carcass was similar for both fat levels (0.68 g/d (Exp. 1) and 0.71 g/d (Exp. 2)), the overall efficiency of N retention (NRE) increased with the highest level of fat, but only reached significant level in Exp. 1 (34.9 vs. 37.8%; P < 0.0001), while in Exp. 2 a tendency was found (36.2 vs. 38.0% in Exp. 2; P < 0.064). Consequently, nitrogen excretion in faeces was lower in animals fed with the highest level of fat (0.782 vs. 0.868 g/d; P = 0.0001 in Exp. 1, and 0.745 vs. 0.865 g/d; P < 0.0001 in Exp.2). The same effect was observed with the nitrogen excreted as urine (0.702 vs. 0.822 g/d; P < 0.0001 in Exp. 1 and 0.694 vs. 0.7999 g/d; P = 0.014 in Exp.2). Although there were not differences in ERE, the energy excreted in faeces decreased as fat level increased (142 vs. 156 Kcal/d; P = 0.0004 in Exp. 1 and 144 vs. 154 g/d; P = 0.050 in Exp. 2). In Exp. 1 the energy excreted as urine and heat production was significantly higher when animals were fed with the highest level of dietary fat (216 vs. 204 Kcal/d; P < 0.017). It can be concluded that lard and palmkernel oil can be considered as alternative sources to soybean oil due to the reduction of the mortality, without negative effects on performances or nutrient retention. Inclusion of fish impaired animals´ productivity and mortality. An increase of the dietary fat level improved FCR and overall protein efficiency retention.

Video Prioritization for Unequal Error Protection

We analyze the effect of packet losses in video sequences and propose a lightweight Unequal Error Protection strategy which, by choosing which packet is discarded, reduces strongly the Mean Square Error of the received sequence

Hybrid Contribution of JPEG200 Video Files for Professional Production Centers Reliability and Non-Reliability Transmission File Based in Image Quality Needed

ATM, SDH or satellite have been used in the last century as the contribution network of Broadcasters. However the attractive price of IP networks is changing the infrastructure of these networks in the last decade. Nowadays, IP networks are widely used, but their characteristics do not offer the level of performance required to carry high quality video under certain circumstances. Data transmission is always subject to errors on line. In the case of streaming, correction is attempted at destination, while on transfer of files, retransmissions of information are conducted and a reliable copy of the file is obtained. In the latter case, reception time is penalized because of the low priority this type of traffic on the networks usually has. While in streaming, image quality is adapted to line speed, and line errors result in a decrease of quality at destination, in the file copy the difference between coding speed vs line speed and errors in transmission are reflected in an increase of transmission time. The way news or audiovisual programs are transferred from a remote office to the production centre depends on the time window and the type of line available; in many cases, it must be done in real time (streaming), with the resulting image degradation. The main purpose of this work is the workflow optimization and the image quality maximization, for that reason a transmission model for multimedia files adapted to JPEG2000, is described based on the combination of advantages of file transmission and those of streaming transmission, putting aside the disadvantages that these models have. The method is based on two patents and consists of the safe transfer of the headers and data considered to be vital for reproduction. Aside, the rest of the data is sent by streaming, being able to carry out recuperation operations and error concealment. Using this model, image quality is maximized according to the time window. In this paper, we will first give a briefest overview of the broadcasters requirements and the solutions with IP networks. We will then focus on a different solution for video file transfer. We will take the example of a broadcast center with mobile units (unidirectional video link) and regional headends (bidirectional link), and we will also present a video file transfer file method that satisfies the broadcaster requirements.

Adaptive protection scheme for MVC-encoded stereoscopic video streaming in IP-based networks

We present an adaptive unequal error protection (UEP) strategy built on the 1-D interleaved parity Application Layer Forward Error Correction (AL-FEC) code for protecting the transmission of stereoscopic 3D video content encoded with Multiview Video Coding (MVC) through IP-based networks. Our scheme targets the minimization of quality degradation produced by packet losses during video transmission in time-sensitive application scenarios. To that end, based on a novel packet-level distortion model, it selects in real time the most suitable packets within each Group of Pictures (GOP) to be protected and the most convenient FEC technique parameters, i.e., the size of the FEC generator matrix. In order to make these decisions, it considers the relevance of the packet, the behavior of the channel, and the available bitrate for protection purposes. Simulation results validate both the distortion model introduced to estimate the importance of packets and the optimization of the FEC technique parameter values.

A Video-Aware FEC-Based Unequal Loss Protection Scheme for RTP Video Streaming

A video-aware unequal loss protection (ULP) system for protecting RTP video streaming in bursty packet loss networks is proposed. Just considering the relevance of the frame, the state of the channel and the bitrate constraints of the protection bitstream, our algorithm selects in real time the most suitable frames to be protected through forward error correction (FEC) techniques. It benefits from a wise RTP encapsulation that allows working at a frame level without requiring any further process than that of parsing RTP headers, so it is perfectly suitable to be included in commercial transmitters. The simulation results show how our proposed ULP technique outperforms non-smart schemes.

Run-Time Scalable Hardware for Reconfigurable Systems

La optimización de parámetros tales como el consumo de potencia, la cantidad de recursos lógicos empleados o la ocupación de memoria ha sido siempre una de las preocupaciones principales a la hora de diseñar sistemas embebidos. Esto es debido a que se trata de sistemas dotados de una cantidad de recursos limitados, y que han sido tradicionalmente empleados para un propósito específico, que permanece invariable a lo largo de toda la vida útil del sistema. Sin embargo, el uso de sistemas embebidos se ha extendido a áreas de aplicación fuera de su ámbito tradicional, caracterizadas por una mayor demanda computacional. Así, por ejemplo, algunos de estos sistemas deben llevar a cabo un intenso procesado de señales multimedia o la transmisión de datos mediante sistemas de comunicaciones de alta capacidad. Por otra parte, las condiciones de operación del sistema pueden variar en tiempo real. Esto sucede, por ejemplo, si su funcionamiento depende de datos medidos por el propio sistema o recibidos a través de la red, de las demandas del usuario en cada momento, o de condiciones internas del propio dispositivo, tales como la duración de la batería. Como consecuencia de la existencia de requisitos de operación dinámicos es necesario ir hacia una gestión dinámica de los recursos del sistema. Si bien el software es inherentemente flexible, no ofrece una potencia computacional tan alta como el hardware. Por lo tanto, el hardware reconfigurable aparece como una solución adecuada para tratar con mayor flexibilidad los requisitos variables dinámicamente en sistemas con alta demanda computacional. La flexibilidad y adaptabilidad del hardware requieren de dispositivos reconfigurables que permitan la modificación de su funcionalidad bajo demanda. En esta tesis se han seleccionado las FPGAs (Field Programmable Gate Arrays) como los dispositivos más apropiados, hoy en día, para implementar sistemas basados en hardware reconfigurable De entre todas las posibilidades existentes para explotar la capacidad de reconfiguración de las FPGAs comerciales, se ha seleccionado la reconfiguración dinámica y parcial. Esta técnica consiste en substituir una parte de la lógica del dispositivo, mientras el resto continúa en funcionamiento. La capacidad de reconfiguración dinámica y parcial de las FPGAs es empleada en esta tesis para tratar con los requisitos de flexibilidad y de capacidad computacional que demandan los dispositivos embebidos. La propuesta principal de esta tesis doctoral es el uso de arquitecturas de procesamiento escalables espacialmente, que son capaces de adaptar su funcionalidad y rendimiento en tiempo real, estableciendo un compromiso entre dichos parámetros y la cantidad de lógica que ocupan en el dispositivo. A esto nos referimos con arquitecturas con huellas escalables. En particular, se propone el uso de arquitecturas altamente paralelas, modulares, regulares y con una alta localidad en sus comunicaciones, para este propósito. El tamaño de dichas arquitecturas puede ser modificado mediante la adición o eliminación de algunos de los módulos que las componen, tanto en una dimensión como en dos. Esta estrategia permite implementar soluciones escalables, sin tener que contar con una versión de las mismas para cada uno de los tamaños posibles de la arquitectura. De esta manera se reduce significativamente el tiempo necesario para modificar su tamaño, así como la cantidad de memoria necesaria para almacenar todos los archivos de configuración. En lugar de proponer arquitecturas para aplicaciones específicas, se ha optado por patrones de procesamiento genéricos, que pueden ser ajustados para solucionar distintos problemas en el estado del arte. A este respecto, se proponen patrones basados en esquemas sistólicos, así como de tipo wavefront. Con el objeto de poder ofrecer una solución integral, se han tratado otros aspectos relacionados con el diseño y el funcionamiento de las arquitecturas, tales como el control del proceso de reconfiguración de la FPGA, la integración de las arquitecturas en el resto del sistema, así como las técnicas necesarias para su implementación. Por lo que respecta a la implementación, se han tratado distintos aspectos de bajo nivel dependientes del dispositivo. Algunas de las propuestas realizadas a este respecto en la presente tesis doctoral son un router que es capaz de garantizar el correcto rutado de los módulos reconfigurables dentro del área destinada para ellos, así como una estrategia para la comunicación entre módulos que no introduce ningún retardo ni necesita emplear recursos configurables del dispositivo. El flujo de diseño propuesto se ha automatizado mediante una herramienta denominada DREAMS. La herramienta se encarga de la modificación de las netlists correspondientes a cada uno de los módulos reconfigurables del sistema, y que han sido generadas previamente mediante herramientas comerciales. Por lo tanto, el flujo propuesto se entiende como una etapa de post-procesamiento, que adapta esas netlists a los requisitos de la reconfiguración dinámica y parcial. Dicha modificación la lleva a cabo la herramienta de una forma completamente automática, por lo que la productividad del proceso de diseño aumenta de forma evidente. Para facilitar dicho proceso, se ha dotado a la herramienta de una interfaz gráfica. El flujo de diseño propuesto, y la herramienta que lo soporta, tienen características específicas para abordar el diseño de las arquitecturas dinámicamente escalables propuestas en esta tesis. Entre ellas está el soporte para el realojamiento de módulos reconfigurables en posiciones del dispositivo distintas a donde el módulo es originalmente implementado, así como la generación de estructuras de comunicación compatibles con la simetría de la arquitectura. El router has sido empleado también en esta tesis para obtener un rutado simétrico entre nets equivalentes. Dicha posibilidad ha sido explotada para aumentar la protección de circuitos con altos requisitos de seguridad, frente a ataques de canal lateral, mediante la implantación de lógica complementaria con rutado idéntico. Para controlar el proceso de reconfiguración de la FPGA, se propone en esta tesis un motor de reconfiguración especialmente adaptado a los requisitos de las arquitecturas dinámicamente escalables. Además de controlar el puerto de reconfiguración, el motor de reconfiguración ha sido dotado de la capacidad de realojar módulos reconfigurables en posiciones arbitrarias del dispositivo, en tiempo real. De esta forma, basta con generar un único bitstream por cada módulo reconfigurable del sistema, independientemente de la posición donde va a ser finalmente reconfigurado. La estrategia seguida para implementar el proceso de realojamiento de módulos es diferente de las propuestas existentes en el estado del arte, pues consiste en la composición de los archivos de configuración en tiempo real. De esta forma se consigue aumentar la velocidad del proceso, mientras que se reduce la longitud de los archivos de configuración parciales a almacenar en el sistema. El motor de reconfiguración soporta módulos reconfigurables con una altura menor que la altura de una región de reloj del dispositivo. Internamente, el motor se encarga de la combinación de los frames que describen el nuevo módulo, con la configuración existente en el dispositivo previamente. El escalado de las arquitecturas de procesamiento propuestas en esta tesis también se puede beneficiar de este mecanismo. Se ha incorporado también un acceso directo a una memoria externa donde se pueden almacenar bitstreams parciales. Para acelerar el proceso de reconfiguración se ha hecho funcionar el ICAP por encima de la máxima frecuencia de reloj aconsejada por el fabricante. Así, en el caso de Virtex-5, aunque la máxima frecuencia del reloj deberían ser 100 MHz, se ha conseguido hacer funcionar el puerto de reconfiguración a frecuencias de operación de hasta 250 MHz, incluyendo el proceso de realojamiento en tiempo real. Se ha previsto la posibilidad de portar el motor de reconfiguración a futuras familias de FPGAs. Por otro lado, el motor de reconfiguración se puede emplear para inyectar fallos en el propio dispositivo hardware, y así ser capaces de evaluar la tolerancia ante los mismos que ofrecen las arquitecturas reconfigurables. Los fallos son emulados mediante la generación de archivos de configuración a los que intencionadamente se les ha introducido un error, de forma que se modifica su funcionalidad. Con el objetivo de comprobar la validez y los beneficios de las arquitecturas propuestas en esta tesis, se han seguido dos líneas principales de aplicación. En primer lugar, se propone su uso como parte de una plataforma adaptativa basada en hardware evolutivo, con capacidad de escalabilidad, adaptabilidad y recuperación ante fallos. En segundo lugar, se ha desarrollado un deblocking filter escalable, adaptado a la codificación de vídeo escalable, como ejemplo de aplicación de las arquitecturas de tipo wavefront propuestas. El hardware evolutivo consiste en el uso de algoritmos evolutivos para diseñar hardware de forma autónoma, explotando la flexibilidad que ofrecen los dispositivos reconfigurables. En este caso, los elementos de procesamiento que componen la arquitectura son seleccionados de una biblioteca de elementos presintetizados, de acuerdo con las decisiones tomadas por el algoritmo evolutivo, en lugar de definir la configuración de las mismas en tiempo de diseño. De esta manera, la configuración del core puede cambiar cuando lo hacen las condiciones del entorno, en tiempo real, por lo que se consigue un control autónomo del proceso de reconfiguración dinámico. Así, el sistema es capaz de optimizar, de forma autónoma, su propia configuración. El hardware evolutivo tiene una capacidad inherente de auto-reparación. Se ha probado que las arquitecturas evolutivas propuestas en esta tesis son tolerantes ante fallos, tanto transitorios, como permanentes y acumulativos. La plataforma evolutiva se ha empleado para implementar filtros de eliminación de ruido. La escalabilidad también ha sido aprovechada en esta aplicación. Las arquitecturas evolutivas escalables permiten la adaptación autónoma de los cores de procesamiento ante fluctuaciones en la cantidad de recursos disponibles en el sistema. Por lo tanto, constituyen un ejemplo de escalabilidad dinámica para conseguir un determinado nivel de calidad, que puede variar en tiempo real. Se han propuesto dos variantes de sistemas escalables evolutivos. El primero consiste en un único core de procesamiento evolutivo, mientras que el segundo está formado por un número variable de arrays de procesamiento. La codificación de vídeo escalable, a diferencia de los codecs no escalables, permite la decodificación de secuencias de vídeo con diferentes niveles de calidad, de resolución temporal o de resolución espacial, descartando la información no deseada. Existen distintos algoritmos que soportan esta característica. En particular, se va a emplear el estándar Scalable Video Coding (SVC), que ha sido propuesto como una extensión de H.264/AVC, ya que este último es ampliamente utilizado tanto en la industria, como a nivel de investigación. Para poder explotar toda la flexibilidad que ofrece el estándar, hay que permitir la adaptación de las características del decodificador en tiempo real. El uso de las arquitecturas dinámicamente escalables es propuesto en esta tesis con este objetivo. El deblocking filter es un algoritmo que tiene como objetivo la mejora de la percepción visual de la imagen reconstruida, mediante el suavizado de los "artefactos" de bloque generados en el lazo del codificador. Se trata de una de las tareas más intensivas en procesamiento de datos de H.264/AVC y de SVC, y además, su carga computacional es altamente dependiente del nivel de escalabilidad seleccionado en el decodificador. Por lo tanto, el deblocking filter ha sido seleccionado como prueba de concepto de la aplicación de las arquitecturas dinámicamente escalables para la compresión de video. La arquitectura propuesta permite añadir o eliminar unidades de computación, siguiendo un esquema de tipo wavefront. La arquitectura ha sido propuesta conjuntamente con un esquema de procesamiento en paralelo del deblocking filter a nivel de macrobloque, de tal forma que cuando se varía del tamaño de la arquitectura, el orden de filtrado de los macrobloques varia de la misma manera. El patrón propuesto se basa en la división del procesamiento de cada macrobloque en dos etapas independientes, que se corresponden con el filtrado horizontal y vertical de los bloques dentro del macrobloque. Las principales contribuciones originales de esta tesis son las siguientes: - El uso de arquitecturas altamente regulares, modulares, paralelas y con una intensa localidad en sus comunicaciones, para implementar cores de procesamiento dinámicamente reconfigurables. - El uso de arquitecturas bidimensionales, en forma de malla, para construir arquitecturas dinámicamente escalables, con una huella escalable. De esta forma, las arquitecturas permiten establecer un compromiso entre el área que ocupan en el dispositivo, y las prestaciones que ofrecen en cada momento. Se proponen plantillas de procesamiento genéricas, de tipo sistólico o wavefront, que pueden ser adaptadas a distintos problemas de procesamiento. - Un flujo de diseño y una herramienta que lo soporta, para el diseño de sistemas reconfigurables dinámicamente, centradas en el diseño de las arquitecturas altamente paralelas, modulares y regulares propuestas en esta tesis. - Un esquema de comunicaciones entre módulos reconfigurables que no introduce ningún retardo ni requiere el uso de recursos lógicos propios. - Un router flexible, capaz de resolver los conflictos de rutado asociados con el diseño de sistemas reconfigurables dinámicamente. - Un algoritmo de optimización para sistemas formados por múltiples cores escalables que optimice, mediante un algoritmo genético, los parámetros de dicho sistema. Se basa en un modelo conocido como el problema de la mochila. - Un motor de reconfiguración adaptado a los requisitos de las arquitecturas altamente regulares y modulares. Combina una alta velocidad de reconfiguración, con la capacidad de realojar módulos en tiempo real, incluyendo el soporte para la reconfiguración de regiones que ocupan menos que una región de reloj, así como la réplica de un módulo reconfigurable en múltiples posiciones del dispositivo. - Un mecanismo de inyección de fallos que, empleando el motor de reconfiguración del sistema, permite evaluar los efectos de fallos permanentes y transitorios en arquitecturas reconfigurables. - La demostración de las posibilidades de las arquitecturas propuestas en esta tesis para la implementación de sistemas de hardware evolutivos, con una alta capacidad de procesamiento de datos. - La implementación de sistemas de hardware evolutivo escalables, que son capaces de tratar con la fluctuación de la cantidad de recursos disponibles en el sistema, de una forma autónoma. - Una estrategia de procesamiento en paralelo para el deblocking filter compatible con los estándares H.264/AVC y SVC que reduce el número de ciclos de macrobloque necesarios para procesar un frame de video. - Una arquitectura dinámicamente escalable que permite la implementación de un nuevo deblocking filter, totalmente compatible con los estándares H.264/AVC y SVC, que explota el paralelismo a nivel de macrobloque. El presente documento se organiza en siete capítulos. En el primero se ofrece una introducción al marco tecnológico de esta tesis, especialmente centrado en la reconfiguración dinámica y parcial de FPGAs. También se motiva la necesidad de las arquitecturas dinámicamente escalables propuestas en esta tesis. En el capítulo 2 se describen las arquitecturas dinámicamente escalables. Dicha descripción incluye la mayor parte de las aportaciones a nivel arquitectural realizadas en esta tesis. Por su parte, el flujo de diseño adaptado a dichas arquitecturas se propone en el capítulo 3. El motor de reconfiguración se propone en el 4, mientras que el uso de dichas arquitecturas para implementar sistemas de hardware evolutivo se aborda en el 5. El deblocking filter escalable se describe en el 6, mientras que las conclusiones finales de esta tesis, así como la descripción del trabajo futuro, son abordadas en el capítulo 7. ABSTRACT The optimization of system parameters, such as power dissipation, the amount of hardware resources and the memory footprint, has been always a main concern when dealing with the design of resource-constrained embedded systems. This situation is even more demanding nowadays. Embedded systems cannot anymore be considered only as specific-purpose computers, designed for a particular functionality that remains unchanged during their lifetime. Differently, embedded systems are now required to deal with more demanding and complex functions, such as multimedia data processing and high-throughput connectivity. In addition, system operation may depend on external data, the user requirements or internal variables of the system, such as the battery life-time. All these conditions may vary at run-time, leading to adaptive scenarios. As a consequence of both the growing computational complexity and the existence of dynamic requirements, dynamic resource management techniques for embedded systems are needed. Software is inherently flexible, but it cannot meet the computing power offered by hardware solutions. Therefore, reconfigurable hardware emerges as a suitable technology to deal with the run-time variable requirements of complex embedded systems. Adaptive hardware requires the use of reconfigurable devices, where its functionality can be modified on demand. In this thesis, Field Programmable Gate Arrays (FPGAs) have been selected as the most appropriate commercial technology existing nowadays to implement adaptive hardware systems. There are different ways of exploiting reconfigurability in reconfigurable devices. Among them is dynamic and partial reconfiguration. This is a technique which consists in substituting part of the FPGA logic on demand, while the rest of the device continues working. The strategy followed in this thesis is to exploit the dynamic and partial reconfiguration of commercial FPGAs to deal with the flexibility and complexity demands of state-of-the-art embedded systems. The proposal of this thesis to deal with run-time variable system conditions is the use of spatially scalable processing hardware IP cores, which are able to adapt their functionality or performance at run-time, trading them off with the amount of logic resources they occupy in the device. This is referred to as a scalable footprint in the context of this thesis. The distinguishing characteristic of the proposed cores is that they rely on highly parallel, modular and regular architectures, arranged in one or two dimensions. These architectures can be scaled by means of the addition or removal of the composing blocks. This strategy avoids implementing a full version of the core for each possible size, with the corresponding benefits in terms of scaling and adaptation time, as well as bitstream storage memory requirements. Instead of providing specific-purpose architectures, generic architectural templates, which can be tuned to solve different problems, are proposed in this thesis. Architectures following both systolic and wavefront templates have been selected. Together with the proposed scalable architectural templates, other issues needed to ensure the proper design and operation of the scalable cores, such as the device reconfiguration control, the run-time management of the architecture and the implementation techniques have been also addressed in this thesis. With regard to the implementation of dynamically reconfigurable architectures, device dependent low-level details are addressed. Some of the aspects covered in this thesis are the area constrained routing for reconfigurable modules, or an inter-module communication strategy which does not introduce either extra delay or logic overhead. The system implementation, from the hardware description to the device configuration bitstream, has been fully automated by modifying the netlists corresponding to each of the system modules, which are previously generated using the vendor tools. This modification is therefore envisaged as a post-processing step. Based on these implementation proposals, a design tool called DREAMS (Dynamically Reconfigurable Embedded and Modular Systems) has been created, including a graphic user interface. The tool has specific features to cope with modular and regular architectures, including the support for module relocation and the inter-module communications scheme based on the symmetry of the architecture. The core of the tool is a custom router, which has been also exploited in this thesis to obtain symmetric routed nets, with the aim of enhancing the protection of critical reconfigurable circuits against side channel attacks. This is achieved by duplicating the logic with an exactly equal routing. In order to control the reconfiguration process of the FPGA, a Reconfiguration Engine suited to the specific requirements set by the proposed architectures was also proposed. Therefore, in addition to controlling the reconfiguration port, the Reconfiguration Engine has been enhanced with the online relocation ability, which allows employing a unique configuration bitstream for all the positions where the module may be placed in the device. Differently to the existing relocating solutions, which are based on bitstream parsers, the proposed approach is based on the online composition of bitstreams. This strategy allows increasing the speed of the process, while the length of partial bitstreams is also reduced. The height of the reconfigurable modules can be lower than the height of a clock region. The Reconfiguration Engine manages the merging process of the new and the existing configuration frames within each clock region. The process of scaling up and down the hardware cores also benefits from this technique. A direct link to an external memory where partial bitstreams can be stored has been also implemented. In order to accelerate the reconfiguration process, the ICAP has been overclocked over the speed reported by the manufacturer. In the case of Virtex-5, even though the maximum frequency of the ICAP is reported to be 100 MHz, valid operations at 250 MHz have been achieved, including the online relocation process. Portability of the reconfiguration solution to today's and probably, future FPGAs, has been also considered. The reconfiguration engine can be also used to inject faults in real hardware devices, and this way being able to evaluate the fault tolerance offered by the reconfigurable architectures. Faults are emulated by introducing partial bitstreams intentionally modified to provide erroneous functionality. To prove the validity and the benefits offered by the proposed architectures, two demonstration application lines have been envisaged. First, scalable architectures have been employed to develop an evolvable hardware platform with adaptability, fault tolerance and scalability properties. Second, they have been used to implement a scalable deblocking filter suited to scalable video coding. Evolvable Hardware is the use of evolutionary algorithms to design hardware in an autonomous way, exploiting the flexibility offered by reconfigurable devices. In this case, processing elements composing the architecture are selected from a presynthesized library of processing elements, according to the decisions taken by the algorithm, instead of being decided at design time. This way, the configuration of the array may change as run-time environmental conditions do, achieving autonomous control of the dynamic reconfiguration process. Thus, the self-optimization property is added to the native self-configurability of the dynamically scalable architectures. In addition, evolvable hardware adaptability inherently offers self-healing features. The proposal has proved to be self-tolerant, since it is able to self-recover from both transient and cumulative permanent faults. The proposed evolvable architecture has been used to implement noise removal image filters. Scalability has been also exploited in this application. Scalable evolvable hardware architectures allow the autonomous adaptation of the processing cores to a fluctuating amount of resources available in the system. Thus, it constitutes an example of the dynamic quality scalability tackled in this thesis. Two variants have been proposed. The first one consists in a single dynamically scalable evolvable core, and the second one contains a variable number of processing cores. Scalable video is a flexible approach for video compression, which offers scalability at different levels. Differently to non-scalable codecs, a scalable video bitstream can be decoded with different levels of quality, spatial or temporal resolutions, by discarding the undesired information. The interest in this technology has been fostered by the development of the Scalable Video Coding (SVC) standard, as an extension of H.264/AVC. In order to exploit all the flexibility offered by the standard, it is necessary to adapt the characteristics of the decoder to the requirements of each client during run-time. The use of dynamically scalable architectures is proposed in this thesis with this aim. The deblocking filter algorithm is the responsible of improving the visual perception of a reconstructed image, by smoothing blocking artifacts generated in the encoding loop. This is one of the most computationally intensive tasks of the standard, and furthermore, it is highly dependent on the selected scalability level in the decoder. Therefore, the deblocking filter has been selected as a proof of concept of the implementation of dynamically scalable architectures for video compression. The proposed architecture allows the run-time addition or removal of computational units working in parallel to change its level of parallelism, following a wavefront computational pattern. Scalable architecture is offered together with a scalable parallelization strategy at the macroblock level, such that when the size of the architecture changes, the macroblock filtering order is modified accordingly. The proposed pattern is based on the division of the macroblock processing into two independent stages, corresponding to the horizontal and vertical filtering of the blocks within the macroblock. The main contributions of this thesis are: - The use of highly parallel, modular, regular and local architectures to implement dynamically reconfigurable processing IP cores, for data intensive applications with flexibility requirements. - The use of two-dimensional mesh-type arrays as architectural templates to build dynamically reconfigurable IP cores, with a scalable footprint. The proposal consists in generic architectural templates, which can be tuned to solve different computational problems. •A design flow and a tool targeting the design of DPR systems, focused on highly parallel, modular and local architectures. - An inter-module communication strategy, which does not introduce delay or area overhead, named Virtual Borders. - A custom and flexible router to solve the routing conflicts as well as the inter-module communication problems, appearing during the design of DPR systems. - An algorithm addressing the optimization of systems composed of multiple scalable cores, which size can be decided individually, to optimize the system parameters. It is based on a model known as the multi-dimensional multi-choice Knapsack problem. - A reconfiguration engine tailored to the requirements of highly regular and modular architectures. It combines a high reconfiguration throughput with run-time module relocation capabilities, including the support for sub-clock reconfigurable regions and the replication in multiple positions. - A fault injection mechanism which takes advantage of the system reconfiguration engine, as well as the modularity of the proposed reconfigurable architectures, to evaluate the effects of transient and permanent faults in these architectures. - The demonstration of the possibilities of the architectures proposed in this thesis to implement evolvable hardware systems, while keeping a high processing throughput. - The implementation of scalable evolvable hardware systems, which are able to adapt to the fluctuation of the amount of resources available in the system, in an autonomous way. - A parallelization strategy for the H.264/AVC and SVC deblocking filter, which reduces the number of macroblock cycles needed to process the whole frame. - A dynamically scalable architecture that permits the implementation of a novel deblocking filter module, fully compliant with the H.264/AVC and SVC standards, which exploits the macroblock level parallelism of the algorithm. This document is organized in seven chapters. In the first one, an introduction to the technology framework of this thesis, specially focused on dynamic and partial reconfiguration, is provided. The need for the dynamically scalable processing architectures proposed in this work is also motivated in this chapter. In chapter 2, dynamically scalable architectures are described. Description includes most of the architectural contributions of this work. The design flow tailored to the scalable architectures, together with the DREAMs tool provided to implement them, are described in chapter 3. The reconfiguration engine is described in chapter 4. The use of the proposed scalable archtieectures to implement evolvable hardware systems is described in chapter 5, while the scalable deblocking filter is described in chapter 6. Final conclusions of this thesis, and the description of future work, are addressed in chapter 7.

Atlas y topología del error como un sistema productivo en la arquitectura

En nuestra cultura, asumimos el error como algo vergonzoso, como un resultado ajeno a nuestra consciente autoría. Normalmente queremos desentendernos de él, pues se suele asociar a que ha sido el resultado de un accidente involuntario. Sin embargo, también es cierto que se suele usar como un mecanismo que despierta nuestro humor, la curiosidad, el extrañamiento y la sorpresa. El error en nuestra cultura se esconde en inverosímiles mensajes que nos rodean. Si se toma como ejemplo los errores que se encierran en la serie humorística de dibujos animados "El-coyote-y-el-correcaminos"1, se puede descubrir las numerosas consecuencias y actitudes encriptadas donde el error participa. A modo resumen estos son cinco de los mensajes capturados donde los errores participan. 1- El Coyote, siempre hambriento, y con ganas de atrapar al Correcaminos, tiene una gran variedad de modos acercamiento y decisiones de caza. Las tácticas parecen perfectas pero siempre tienen un error que, aunque hacen que no lleguen a su fin, cada vez son más divertidas y locas. El Coyote se enfrenta continuamente al cómo hacerlo con una creatividad, tan abierta como errada. 2- El Correcaminos en cambio, inconscientemente es capaz de usar las trampas que construye el Coyote sin que estás funcionen. Sin saber que pueden atraparle, las usa como si supiera que el no va a errar. El Coyote en cambio es incapaz de hacer esto, y las trampas siempre se vuelven contra él. 3- El Coyote en ocasiones se ve inmiscuido en un proceso de construcción de trampas laborioso. Este proceso, a su vez, también suele estar cargado de errores. A pesar de que por ensayo y error termina haciendo las cosas como preveía, todo acaba saltando por los aires y no funciona. 4- Más allá de los fallos constructivos de las trampas de caza, el Coyote erra a menudo cuando piensa que es “normal”, es decir se da cuenta que no puede hacer unas series de cosas y finalmente no las hace. Por ejemplo, unas veces en medio del aire cae porque piensa que le afecta la gravedad, otras, justo cuando va a atrapar el Correcaminos se extraña por ser más rápido y al final no lo consigue. 5- Por último, el Coyote cansado de artilugios, recurre a la estrategia. Asume que el Correcaminos es más rápido que él y por ello le dibuja en una pared un túnel con una carretera. El Correcaminos entonces, utiliza el túnel o la carretera como uno ya existente se tratara. Mientras, el Coyote sorprendido intenta seguirlo pero no puede, se choca con la pared, cae en su propia trampa. De estos lugares que se encuentran en la cultura y donde campa el error, se sirve la tesis para localizar su correspondencia con la arquitectura. Por lo que se plantean estos contextos de estudio: 1- La historia de la arquitectura está llena de diferentes modos de hacer y tomar decisiones, de proyecto. Existen diversos planteamientos para enfrentarse a una teoría y una práctica. Todos parecen seguros y certeros, en cambio se tiene la convicción de que no es así. La historia de la arquitectura siempre ha sido tan caótica, divertida y llena de errores como son los autores que la construyen. De ahí que se plantee la búsqueda de los errores en el estudio de la teoría de los conocimientos y procesos lógicos que han guiado a la ciencia hasta donde estamos hoy, la búsqueda del error en la arquitectura a través del error en la epistemología. 2- En la cotidianidad de la arquitectura se "juntan" dibujos hechos en planta con los hechos en sección, se viaja por los planos buscando referencias de secciones, se buscan entradas o salidas, se llevan parcialidades de una planta a otra, se leen pies de plano para interpretar lo que ocurre, se dialoga sobre un proyecto buscando un concepto, se montan volúmenes de documentos que te lo dan en planta, se intentan comprender situaciones volumétricas de dibujos en hechos en "2d" o se intenta comprender un montaje gravitatorio. Situaciones donde somos conscientes y otras no, donde se pone en marcha un ejercicio mental de acoplamiento estructural de todas las partes que se “juntan”, a pesar de que estas entre sí no estén realmente relacionadas y sí llenas de errores. Aprovechándose de la confianza del intercambio de información, los errores se cuelan hasta el final y no llegamos a reconocerlos. 3- En la arquitectura uno de los modos más habituales de enfrentarse al proyecto es a través del método de ensayo y error, a través del cual se hacen continuos dibujos o maquetas, una y otra vez. En arquitectura es común necesitar de la insistencia para localizar algo, reiterar la búsqueda de un deseo. Cada una de ellas con modificaciones de la anterior, con nuevas posibilidades y tanteos. Afrontar este proceso más allá de lo que es enfrentarse a un error, encierra actitudes, voluntades, potencialidades y afecciones diferentes entre sí. A la vez, este ejercicio, suele ser personal, por lo que cada acción de ensayo y error es difícil que se deba a un sólo nivel de funcionamiento, hay factores que se escapan del control o de la previsibilidad. Aunque a priori parece que el proceso por ensayo y error en el hacer arquitectónico intenta eliminar el error, hay ocasiones donde éste desvela nuevas posibilidades. 4- Las fichas de patologías de los edificios en arquitectura suelen ser documentos técnicos que aluden a los problemas constructivos de manera directa; humedades, grietas, fisuras, desprendimientos. Errores constructivos que sin embargo se olvidan de lo que pueden ser “errores arquitectónicos”. Es decir, el proceso de construcción, la espacialidad, el programa, el contexto o la iluminación se pueden trabar erróneamente, pero no necesariamente con fallos constructivos. Errores arquitectónicos que no se suelen registrar como tal. Se cree que hay un mundo de arquitectura patológica que va más allá de la situación de la normalidad edificatoria que se suele tratar. Errores integrados en el hacer arquitectónico que han terminado por generar una arquitectura singular pero no excéntrica, anormal y difícilmente genérica. Arquitecturas creadas bajo un “error de vida”, las cuales demuestran que se pueden alcanzar equilibrios ajenos a los que la razón habitual impone en el hacer. 5- Es también común en la arquitectura, la capacidad de proyectar futuro a través de los diferentes campos de oportunidad que se generan. Las oportunidades unas veces las ofrecen las normativas, pero otras son los errores que estas tienen las que se convierten en resquicios para construir realidades que se escapan a sus rigideces. Alturas máximas, edificaciones límites, espacios libres, alineaciones de fachada, programa permitido…, normalmente leyes de control que se imponen en la ciudad y que a veces se convierten en un modo de dominación. Reglas que antes de su puesta en funcionamiento se creen cerradas y lógicas e infranqueables, pero en su puesta en uso, empiezan a errar. Los resultados no salen como debían, y las palabras son interpretadas de forma diferente, por lo que el usuario empieza a aprovecharse de estos errores como vía de escape sobre ellas. Una vez planteados estos cinco lugares vinculados a sistemas arquitectónicos y que a la vez encierran de alguna forma la mirada positiva que en ocasiones la cultura ofrece, cabría ser más específicos y plantearse la pregunta: .Como el error ha sido y puede ser productivo en la arquitectura? Para responder en estos cinco contextos descritos y habituales en el hacer arquitectónico, se crean cinco “planos secuencia” como respuesta. Que usados como técnica de planificación de un pensamiento, permiten responder sin cortes y durante un tiempo prolongado reflexiones concatenadas entre sí. De este modo, los cinco planos secuencias son respuestas a la pregunta pero desde distintos ámbitos. Respuestas donde los resultados del error no avergüenzan a la arquitectura, sino que animan a usarlo, a experimentar con ello. Los planos secuencias son una cantera que contiene las marcas de los errores, tanto de un pasado como de un futuro inmanente. Un modo de ordenar la información, donde el tiempo no es una marca de linealidad cronológica, sino la búsqueda hacia delante y hacia atrás de la maduración de un concepto.

Lidar uncertainty in complex terrain development of a bias correction methodology

El autor ha trabajado como parte del equipo de investigación en mediciones de viento en el Centro Nacional de Energías Renovables (CENER), España, en cooperación con la Universidad Politécnica de Madrid y la Universidad Técnica de Dinamarca. El presente reporte recapitula el trabajo de investigación realizado durante los últimos 4.5 años en el estudio de las fuentes de error de los sistemas de medición remota de viento, basados en la tecnología lidar, enfocado al error causado por los efectos del terreno complejo. Este trabajo corresponde a una tarea del paquete de trabajo dedicado al estudio de sistemas remotos de medición de viento, perteneciente al proyecto de intestigación europeo del 7mo programa marco WAUDIT. Adicionalmente, los datos de viento reales han sido obtenidos durante las campañas de medición en terreno llano y terreno complejo, pertenecientes al también proyecto de intestigación europeo del 7mo programa marco SAFEWIND. El principal objetivo de este trabajo de investigación es determinar los efectos del terreno complejo en el error de medición de la velocidad del viento obtenida con los sistemas de medición remota lidar. Con este conocimiento, es posible proponer una metodología de corrección del error de las mediciones del lidar. Esta metodología está basada en la estimación de las variaciones del campo de viento no uniforme dentro del volumen de medición del lidar. Las variaciones promedio del campo de viento son predichas a partir de los resultados de las simulaciones computacionales de viento RANS, realizadas para el parque experimental de Alaiz. La metodología de corrección es verificada con los resultados de las simulaciones RANS y validadas con las mediciones reales adquiridas en la campaña de medición en terreno complejo. Al inicio de este reporte, el marco teórico describiendo el principio de medición de la tecnología lidar utilizada, es presentado con el fin de familiarizar al lector con los principales conceptos a utilizar a lo largo de este trabajo. Posteriormente, el estado del arte es presentado en donde se describe los avances realizados en el desarrollo de la la tecnología lidar aplicados al sector de la energía eólica. En la parte experimental de este trabajo de investigación se ha estudiado los datos adquiridos durante las dos campañas de medición realizadas. Estas campañas has sido realizadas en terreno llano y complejo, con el fin de complementar los conocimiento adquiridos en casa una de ellas y poder comparar los efectos del terreno en las mediciones de viento realizadas con sistemas remotos lidar. La primer campaña experimental se desarrollo en terreno llano, en el parque de ensayos de aerogeneradores H0vs0re, propiedad de DTU Wind Energy (anteriormente Ris0). La segunda campaña experimental se llevó a cabo en el parque de ensayos de aerogeneradores Alaiz, propiedad de CENER. Exactamente los mismos dos equipos lidar fueron utilizados en estas campañas, haciendo de estos experimentos altamente relevantes en el contexto de evaluación del recurso eólico. Un equipo lidar está basado en tecnología de onda continua, mientras que el otro está basado en tecnología de onda pulsada. La velocidad del viento fue medida, además de con los equipos lidar, con anemómetros de cazoletas, veletas y anemómetros verticales, instalados en mástiles meteorológicos. Los sensores del mástil meteorológico son considerados como las mediciones de referencia en el presente estudio. En primera instancia, se han analizado los promedios diez minútales de las medidas de viento. El objetivo es identificar las principales fuentes de error en las mediciones de los equipos lidar causadas por diferentes condiciones atmosféricas y por el flujo no uniforme de viento causado por el terreno complejo. El error del lidar ha sido estudiado como función de varias propiedades estadísticas del viento, como lo son el ángulo vertical de inclinación, la intensidad de turbulencia, la velocidad vertical, la estabilidad atmosférica y las características del terreno. El propósito es usar este conocimiento con el fin de definir criterios de filtrado de datos. Seguidamente, se propone una metodología para corregir el error del lidar causado por el campo de viento no uniforme, producido por la presencia de terreno complejo. Esta metodología está basada en el análisis matemático inicial sobre el proceso de cálculo de la velocidad de viento por los equipos lidar de onda continua. La metodología de corrección propuesta hace uso de las variaciones de viento calculadas a partir de las simulaciones RANS realizadas para el parque experimental de Alaiz. Una ventaja importante que presenta esta metodología es que las propiedades el campo de viento real, presentes en las mediciones instantáneas del lidar de onda continua, puede dar paso a análisis adicionales como parte del trabajo a futuro. Dentro del marco del proyecto, el trabajo diario se realizó en las instalaciones de CENER, con supervisión cercana de la UPM, incluyendo una estancia de 1.5 meses en la universidad. Durante esta estancia, se definió el análisis matemático de las mediciones de viento realizadas por el equipo lidar de onda continua. Adicionalmente, los efectos del campo de viento no uniforme sobre el error de medición del lidar fueron analíticamente definidos, después de asumir algunas simplificaciones. Adicionalmente, durante la etapa inicial de este proyecto se desarrollo una importante trabajo de cooperación con DTU Wind Energy. Gracias a esto, el autor realizó una estancia de 1.5 meses en Dinamarca. Durante esta estancia, el autor realizó una visita a la campaña de medición en terreno llano con el fin de aprender los aspectos básicos del diseño de campañas de medidas experimentales, el estudio del terreno y los alrededores y familiarizarse con la instrumentación del mástil meteorológico, el sistema de adquisición y almacenamiento de datos, así como de el estudio y reporte del análisis de mediciones. ABSTRACT The present report summarizes the research work performed during last 4.5 years of investigation on the sources of lidar bias due to complex terrain. This work corresponds to one task of the remote sensing work package, belonging to the FP7 WAUDIT project. Furthermore, the field data from the wind velocity measurement campaigns of the FP7 SafeWind project have been used in this report. The main objective of this research work is to determine the terrain effects on the lidar bias in the measured wind velocity. With this knowledge, it is possible to propose a lidar bias correction methodology. This methodology is based on an estimation of the wind field variations within the lidar scan volume. The wind field variations are calculated from RANS simulations performed from the Alaiz test site. The methodology is validated against real scale measurements recorded during an eight month measurement campaign at the Alaiz test site. Firstly, the mathematical framework of the lidar sensing principle is introduced and an overview of the state of the art is presented. The experimental part includes the study of two different, but complementary experiments. The first experiment was a measurement campaign performed in flat terrain, at DTU Wind Energy H0vs0re test site, while the second experiment was performed in complex terrain at CENER Alaiz test site. Exactly the same two lidar devices, based on continuous wave and pulsed wave systems, have been used in the two consecutive measurement campaigns, making this a relevant experiment in the context of wind resource assessment. The wind velocity was sensed by the lidars and standard cup anemometry and wind vanes (installed on a met mast). The met mast sensors are considered as the reference wind velocity measurements. The first analysis of the experimental data is dedicated to identify the main sources of lidar bias present in the 10 minute average values. The purpose is to identify the bias magnitude introduced by different atmospheric conditions and by the non-uniform wind flow resultant of the terrain irregularities. The lidar bias as function of several statistical properties of the wind flow like the tilt angle, turbulence intensity, vertical velocity, atmospheric stability and the terrain characteristics have been studied. The aim of this exercise is to use this knowledge in order to define useful lidar bias data filters. Then, a methodology to correct the lidar bias caused by non-uniform wind flow is proposed, based on the initial mathematical analysis of the lidar measurements. The proposed lidar bias correction methodology has been developed focusing on the the continuous wave lidar system. In a last step, the proposed lidar bias correction methodology is validated with the data of the complex terrain measurement campaign. The methodology makes use of the wind field variations obtained from the RANS analysis. The results are presented and discussed. The advantage of this methodology is that the wind field properties at the Alaiz test site can be studied with more detail, based on the instantaneous measurements of the CW lidar. Within the project framework, the daily basis work has been done at CENER, with close guidance and support from the UPM, including an exchange period of 1.5 months. During this exchange period, the mathematical analysis of the lidar sensing of the wind velocity was defined. Furthermore, the effects of non-uniform wind fields on the lidar bias were analytically defined, after making some assumptions for the sake of simplification. Moreover, there has been an important cooperation with DTU Wind Energy, where a secondment period of 1.5 months has been done as well. During the secondment period at DTU Wind Energy, an important introductory learning has taken place. The learned aspects include the design of an experimental measurement campaign in flat terrain, the site assessment study of obstacles and terrain conditions, the data acquisition and processing, as well as the study and reporting of the measurement analysis.

CCD image sensor induced error in PIV applications

The readout procedure of charge-coupled device (CCD) cameras is known to generate some image degradation in different scientific imaging fields, especially in astrophysics. In the particular field of particle image velocimetry (PIV), widely extended in the scientific community, the readout procedure of the interline CCD sensor induces a bias in the registered position of particle images. This work proposes simple procedures to predict the magnitude of the associated measurement error. Generally, there are differences in the position bias for the different images of a certain particle at each PIV frame. This leads to a substantial bias error in the PIV velocity measurement (~0.1 pixels). This is the order of magnitude that other typical PIV errors such as peak-locking may reach. Based on modern CCD technology and architecture, this work offers a description of the readout phenomenon and proposes a modeling for the CCD readout bias error magnitude. This bias, in turn, generates a velocity measurement bias error when there is an illumination difference between two successive PIV exposures. The model predictions match the experiments performed with two 12-bit-depth interline CCD cameras (MegaPlus ES 4.0/E incorporating the Kodak KAI-4000M CCD sensor with 4 megapixels). For different cameras, only two constant values are needed to fit the proposed calibration model and predict the error from the readout procedure. Tests by different researchers using different cameras would allow verification of the model, that can be used to optimize acquisition setups. Simple procedures to obtain these two calibration values are also described.

Output Impedance Correction Circuit (OICC): A New Concept to Improve the Dynamic Response of DC/DC Converters with Additional Energy Path

El desarrollo da las nuevas tecnologías permite a los ingenieros llevar al límite el funcionamiento de los circuitos integrados (Integrated Circuits, IC). Las nuevas generaciones de procesadores, DSPs o FPGAs son capaces de procesar la información a una alta velocidad, con un alto consumo de energía, o esperar en modo de baja potencia con el mínimo consumo posible. Esta gran variación en el consumo de potencia y el corto tiempo necesario para cambiar de un nivel al otro, afecta a las especificaciones del Módulo de Regulador de Tensión (Voltage Regulated Module, VRM) que alimenta al IC. Además, las características adicionales obligatorias, tales como adaptación del nivel de tensión (Adaptive Voltage Positioning, AVP) y escalado dinámico de la tensión (Dynamic Voltage Scaling, DVS), imponen requisitos opuestas en el diseño de la etapa de potencia del VRM. Para poder soportar las altas variaciones de los escalones de carga, el condensador de filtro de salida del VRM se ha de sobredimensionar, penalizando la densidad de energía y el rendimiento durante la operación de DVS. Por tanto, las actuales tendencias de investigación se centran en mejorar la respuesta dinámica del VRM, mientras se reduce el tamaño del condensador de salida. La reducción del condensador de salida lleva a menor coste y una prolongación de la vida del sistema ya que se podría evitar el uso de condensadores voluminosos, normalmente implementados con condensadores OSCON. Una ventaja adicional es que reduciendo el condensador de salida, el DVS se puede realizar más rápido y con menor estrés de la etapa de potencia, ya que la cantidad de carga necesaria para cambiar la tensión de salida es menor. El comportamiento dinámico del sistema con un control lineal (Control Modo Tensión, VMC, o Control Corriente de Pico, Peak Current Mode Control, PCMC,…) está limitado por la frecuencia de conmutación del convertidor y por el tamaño del filtro de salida. La reducción del condensador de salida se puede lograr incrementando la frecuencia de conmutación, así como incrementando el ancho de banda del sistema, y/o aplicando controles avanzados no-lineales. Usando esos controles, las variables del estado se saturan para conseguir el nuevo régimen permanente en un tiempo mínimo, así como el filtro de salida, más específicamente la pendiente de la corriente de la bobina, define la respuesta de la tensión de salida. Por tanto, reduciendo la inductancia de la bobina de salida, la corriente de bobina llega más rápido al nuevo régimen permanente, por lo que una menor cantidad de carga es tomada del condensador de salida durante el tránsito. El inconveniente de esa propuesta es que el rendimiento del sistema es penalizado debido al incremento de pérdidas de conmutación y las corrientes RMS. Para conseguir tanto la reducción del condensador de salida como el alto rendimiento del sistema, mientras se satisfacen las estrictas especificaciones dinámicas, un convertidor multifase es adoptado como estándar para aplicaciones VRM. Para asegurar el reparto de las corrientes entre fases, el convertidor multifase se suele implementar con control de modo de corriente. Para superar la limitación impuesta por el filtro de salida, la segunda posibilidad para reducir el condensador de salida es aplicar alguna modificación topológica (Topologic modifications) de la etapa básica de potencia para incrementar la pendiente de la corriente de bobina y así reducir la duración de tránsito. Como el transitorio se ha reducido, una menor cantidad de carga es tomada del condensador de salida bajo el mismo escalón de la corriente de salida, con lo cual, el condensador de salida se puede reducir para lograr la misma desviación de la tensión de salida. La tercera posibilidad para reducir el condensador de salida del convertidor es introducir un camino auxiliar de energía (additional energy path, AEP) para compensar el desequilibrio de la carga del condensador de salida reduciendo consecuentemente la duración del transitorio y la desviación de la tensión de salida. De esta manera, durante el régimen permanente, el sistema tiene un alto rendimiento debido a que el convertidor principal con bajo ancho de banda es diseñado para trabajar con una frecuencia de conmutación moderada para conseguir requisitos estáticos. Por otro lado, el comportamiento dinámico durante los transitorios es determinado por el AEP con un alto ancho de banda. El AEP puede ser implementado como un camino resistivo, como regulador lineal (Linear regulator, LR) o como un convertidor conmutado. Las dos primeras implementaciones proveen un mayor ancho de banda, acosta del incremento de pérdidas durante el transitorio. Por otro lado, la implementación del convertidor computado presenta menor ancho de banda, limitado por la frecuencia de conmutación, aunque produce menores pérdidas comparado con las dos anteriores implementaciones. Dependiendo de la aplicación, la implementación y la estrategia de control del sistema, hay una variedad de soluciones propuestas en el Estado del Arte (State-of-the-Art, SoA), teniendo diferentes propiedades donde una solución ofrece más ventajas que las otras, pero también unas desventajas. En general, un sistema con AEP ideal debería tener las siguientes propiedades: 1. El impacto del AEP a las pérdidas del sistema debería ser mínimo. A lo largo de la operación, el AEP genera pérdidas adicionales, con lo cual, en el caso ideal, el AEP debería trabajar por un pequeño intervalo de tiempo, solo durante los tránsitos; la otra opción es tener el AEP constantemente activo pero, por la compensación del rizado de la corriente de bobina, se generan pérdidas innecesarias. 2. El AEP debería ser activado inmediatamente para minimizar la desviación de la tensión de salida. Para conseguir una activación casi instantánea, el sistema puede ser informado por la carga antes del escalón o el sistema puede observar la corriente del condensador de salida, debido a que es la primera variable del estado que actúa a la perturbación de la corriente de salida. De esa manera, el AEP es activado con casi cero error de la tensión de salida, logrando una menor desviación de la tensión de salida. 3. El AEP debería ser desactivado una vez que el nuevo régimen permanente es detectado para evitar los transitorios adicionales de establecimiento. La mayoría de las soluciones de SoA estiman la duración del transitorio, que puede provocar un transitorio adicional si la estimación no se ha hecho correctamente (por ejemplo, si la corriente de bobina del convertidor principal tiene un nivel superior o inferior al necesitado, el regulador lento del convertidor principal tiene que compensar esa diferencia una vez que el AEP es desactivado). Otras soluciones de SoA observan las variables de estado, asegurando que el sistema llegue al nuevo régimen permanente, o pueden ser informadas por la carga. 4. Durante el transitorio, como mínimo un subsistema, o bien el convertidor principal o el AEP, debería operar en el lazo cerrado. Implementando un sistema en el lazo cerrado, preferiblemente el subsistema AEP por su ancho de banda elevado, se incrementa la robustez del sistema a los parásitos. Además, el AEP puede operar con cualquier tipo de corriente de carga. Las soluciones que funcionan en el lazo abierto suelen preformar el control de balance de carga con mínimo tiempo, así reducen la duración del transitorio y tienen un impacto menor a las pérdidas del sistema. Por otro lado, esas soluciones demuestran una alta sensibilidad a las tolerancias y parásitos de los componentes. 5. El AEP debería inyectar la corriente a la salida en una manera controlada, así se reduce el riesgo de unas corrientes elevadas y potencialmente peligrosas y se incrementa la robustez del sistema bajo las perturbaciones de la tensión de entrada. Ese problema suele ser relacionado con los sistemas donde el AEP es implementado como un convertidor auxiliar. El convertidor auxiliar es diseñado para una potencia baja, con lo cual, los dispositivos elegidos son de baja corriente/potencia. Si la corriente no es controlada, bajo un pico de tensión de entrada provocada por otro parte del sistema (por ejemplo, otro convertidor conectado al mismo bus), se puede llegar a un pico en la corriente auxiliar que puede causar la perturbación de tensión de salida e incluso el fallo de los dispositivos del convertidor auxiliar. Sin embargo, cuando la corriente es controlada, usando control del pico de corriente o control con histéresis, la corriente auxiliar tiene el control con prealimentación (feed-forward) de tensión de entrada y la corriente es definida y limitada. Por otro lado, si la solución utiliza el control de balance de carga, el sistema puede actuar de forma deficiente si la tensión de entrada tiene un valor diferente del nominal, provocando que el AEP inyecta/toma más/menos carga que necesitada. 6. Escalabilidad del sistema a convertidores multifase. Como ya ha sido comentado anteriormente, para las aplicaciones VRM por la corriente de carga elevada, el convertidor principal suele ser implementado como multifase para distribuir las perdidas entre las fases y bajar el estrés térmico de los dispositivos. Para asegurar el reparto de las corrientes, normalmente un control de modo corriente es usado. Las soluciones de SoA que usan VMC son limitadas a la implementación con solo una fase. Esta tesis propone un nuevo método de control del flujo de energía por el AEP y el convertidor principal. El concepto propuesto se basa en la inyección controlada de la corriente auxiliar al nodo de salida donde la amplitud de la corriente es n-1 veces mayor que la corriente del condensador de salida con las direcciones apropiadas. De esta manera, el AEP genera un condensador virtual cuya capacidad es n veces mayor que el condensador físico y reduce la impedancia de salida. Como el concepto propuesto reduce la impedancia de salida usando el AEP, el concepto es llamado Output Impedance Correction Circuit (OICC) concept. El concepto se desarrolla para un convertidor tipo reductor síncrono multifase con control modo de corriente CMC (incluyendo e implementación con una fase) y puede operar con la tensión de salida constante o con AVP. Además, el concepto es extendido a un convertidor de una fase con control modo de tensión VMC. Durante la operación, el control de tensión de salida de convertidor principal y control de corriente del subsistema OICC están siempre cerrados, incrementando la robustez a las tolerancias de componentes y a los parásitos del cirquito y permitiendo que el sistema se pueda enfrentar a cualquier tipo de la corriente de carga. Según el método de control propuesto, el sistema se puede encontrar en dos estados: durante el régimen permanente, el sistema se encuentra en el estado Idle y el subsistema OICC esta desactivado. Por otro lado, durante el transitorio, el sistema se encuentra en estado Activo y el subsistema OICC está activado para reducir la impedancia de salida. El cambio entre los estados se hace de forma autónoma: el sistema entra en el estado Activo observando la corriente de condensador de salida y vuelve al estado Idle cunado el nuevo régimen permanente es detectado, observando las variables del estado. La validación del concepto OICC es hecha aplicándolo a un convertidor tipo reductor síncrono con dos fases y de 30W cuyo condensador de salida tiene capacidad de 140μF, mientras el factor de multiplicación n es 15, generando en el estado Activo el condensador virtual de 2.1mF. El subsistema OICC es implementado como un convertidor tipo reductor síncrono con PCMC. Comparando el funcionamiento del convertidor con y sin el OICC, los resultados demuestran que se ha logrado una reducción de la desviación de tensión de salida con factor 12, tanto con funcionamiento básico como con funcionamiento AVP. Además, los resultados son comparados con un prototipo de referencia que tiene la misma etapa de potencia y un condensador de salida físico de 2.1mF. Los resultados demuestran que los dos sistemas tienen el mismo comportamiento dinámico. Más aun, se ha cuantificado el impacto en las pérdidas del sistema operando bajo una corriente de carga pulsante y bajo DVS. Se demuestra que el sistema con OICC mejora el rendimiento del sistema, considerando las pérdidas cuando el sistema trabaja con la carga pulsante y con DVS. Por lo último, el condensador de salida de sistema con OICC es mucho más pequeño que el condensador de salida del convertidor de referencia, con lo cual, por usar el concepto OICC, la densidad de energía se incrementa. En resumen, las contribuciones principales de la tesis son: • El concepto propuesto de Output Impedance Correction Circuit (OICC), • El control a nivel de sistema basado en el método usado para cambiar los estados de operación, • La implementación del subsistema OICC en lazo cerrado conjunto con la implementación del convertidor principal, • La cuantificación de las perdidas dinámicas bajo la carga pulsante y bajo la operación DVS, y • La robustez del sistema bajo la variación del condensador de salida y bajo los escalones de carga consecutiva. ABSTRACT Development of new technologies allows engineers to push the performance of the integrated circuits to its limits. New generations of processors, DSPs or FPGAs are able to process information with high speed and high consumption or to wait in low power mode with minimum possible consumption. This huge variation in power consumption and the short time needed to change from one level to another, affect the specifications of the Voltage Regulated Module (VRM) that supplies the IC. Furthermore, additional mandatory features, such as Adaptive Voltage Positioning (AVP) and Dynamic Voltage Scaling (DVS), impose opposite trends on the design of the VRM power stage. In order to cope with high load-step amplitudes, the output capacitor of the VRM power stage output filter is drastically oversized, penalizing power density and the efficiency during the DVS operation. Therefore, the ongoing research trend is directed to improve the dynamic response of the VRM while reducing the size of the output capacitor. The output capacitor reduction leads to a smaller cost and longer life-time of the system since the big bulk capacitors, usually implemented with OSCON capacitors, may not be needed to achieve the desired dynamic behavior. An additional advantage is that, by reducing the output capacitance, dynamic voltage scaling (DVS) can be performed faster and with smaller stress on the power stage, since the needed amount of charge to change the output voltage is smaller. The dynamic behavior of the system with a linear control (Voltage mode control, VMC, Peak Current Mode Control, PCMC,…) is limited by the converter switching frequency and filter size. The reduction of the output capacitor can be achieved by increasing the switching frequency of the converter, thus increasing the bandwidth of the system, and/or by applying advanced non-linear controls. Applying nonlinear control, the system variables get saturated in order to reach the new steady-state in a minimum time, thus the output filter, more specifically the output inductor current slew-rate, determines the output voltage response. Therefore, by reducing the output inductor value, the inductor current reaches faster the new steady state, so a smaller amount of charge is taken from the output capacitor during the transient. The drawback of this approach is that the system efficiency is penalized due to increased switching losses and RMS currents. In order to achieve both the output capacitor reduction and high system efficiency, while satisfying strict dynamic specifications, a Multiphase converter system is adopted as a standard for VRM applications. In order to ensure the current sharing among the phases, the multiphase converter is usually implemented with current mode control. In order to overcome the limitation imposed by the output filter, the second possibility to reduce the output capacitor is to apply Topologic modifications of the basic power stage topology in order to increase the slew-rate of the inductor current and, therefore, reduce the transient duration. Since the transient is reduced, smaller amount of charge is taken from the output capacitor under the same load current, thus, the output capacitor can be reduced to achieve the same output voltage deviation. The third possibility to reduce the output capacitor of the converter is to introduce an additional energy path (AEP) to compensate the charge unbalance of the output capacitor, consequently reducing the transient time and output voltage deviation. Doing so, during the steady-state operation the system has high efficiency because the main low-bandwidth converter is designed to operate at moderate switching frequency, to meet the static requirements, whereas the dynamic behavior during the transients is determined by the high-bandwidth auxiliary energy path. The auxiliary energy path can be implemented as a resistive path, as a Linear regulator, LR, or as a switching converter. The first two implementations provide higher bandwidth, at the expense of increasing losses during the transient. On the other hand, the switching converter implementation presents lower bandwidth, limited by the auxiliary converter switching frequency, though it produces smaller losses compared to the two previous implementations. Depending on the application, the implementation and the control strategy of the system, there is a variety of proposed solutions in the State-of-the-Art (SoA), having different features where one solution offers some advantages over the others, but also some disadvantages. In general, an ideal additional energy path system should have the following features: 1. The impact on the system losses should be minimal. During its operation, the AEP generates additional losses, thus ideally, the AEP should operate for a short period of time, only when the transient is occurring; the other option is to have the AEP constantly on, but due to the inductor current ripple compensation at the output, unnecessary losses are generated. 2. The AEP should be activated nearly instantaneously to prevent bigger output voltage deviation. To achieve near instantaneous activation, the converter system can be informed by the load prior to the load-step or the system can observe the output capacitor current, which is the first system state variable that reacts on the load current perturbation. In this manner, the AEP is turned on with near zero output voltage error, providing smaller output voltage deviation. 3. The AEP should be deactivated once the new steady state is reached to avoid additional settling transients. Most of the SoA solutions estimate duration of the transient which may cause additional transient if the estimation is not performed correctly (e.g. if the main converter inductor current has higher or lower value than needed, the slow regulator of the main converter needs to compensate the difference after the AEP is deactivated). Other SoA solutions are observing state variables, ensuring that the system reaches the new steady state or they are informed by the load. 4. During the transient, at least one subsystem, either the main converter or the AEP, should be in closed-loop. Implementing a closed loop system, preferably the AEP subsystem, due its higher bandwidth, increases the robustness under system tolerances and circuit parasitic. In addition, the AEP can operate with any type of load. The solutions that operate in open loop usually perform minimum time charge balance control, thus reducing the transient length and minimizing the impact on the losses, however they are very sensitive to tolerances and parasitics. 5. The AEP should inject current at the output in a controlled manner, thus reducing the risk of high and potentially damaging currents and increasing robustness on the input voltage deviation. This issue is mainly related to the systems where AEP is implemented as auxiliary converter. The auxiliary converter is designed for small power and, as such, the MOSFETs are rated for small power/currents. If the current is not controlled, due to the some unpredicted spike in input voltage caused by some other part of the system (e.g. different converter), it may lead to a current spike in auxiliary current which will cause the perturbation of the output voltage and even failure of the switching components of auxiliary converter. In the case when the current is controlled, using peak CMC or Hysteretic Window CMC, the auxiliary converter has inherent feed-forwarding of the input voltage in current control and the current is defined and limited. Furthermore, if the solution employs charge balance control, the system may perform poorly if the input voltage has different value than the nominal, causing that AEP injects/extracts more/less charge than needed. 6. Scalability of the system to multiphase converters. As commented previously, in VRM applications, due to the high load currents, the main converters are implemented as multiphase to redistribute losses among the modules, lowering temperature stress of the components. To ensure the current sharing, usually a Current Mode Control (CMC) is employed. The SoA solutions that are implemented with VMC are limited to a single stage implementation. This thesis proposes a novel control method of the energy flow through the AEP and the main converter system. The proposed concept relays on a controlled injection of the auxiliary current at the output node where the instantaneous current value is n-1 times bigger than the output capacitor current with appropriate directions. Doing so, the AEP creates an equivalent n times bigger virtual capacitor at the output, thus reducing the output impedance. Due to the fact that the proposed concept reduces the output impedance using the AEP, it has been named the Output Impedance Correction Circuit (OICC) concept. The concept is developed for a multiphase CMC synchronous buck converter (including a single phase implementation), operating with a constant output voltage and with AVP feature. Further, it is extended to a single phase VMC synchronous buck converter. During the operation, the main converter voltage loop and the OICC subsystem capacitor current loop is constantly closed, increasing the robustness under system tolerances and circuit parasitic and allowing the system to operate with any load-current shape or pattern. According to the proposed control method, the system operates in two states: during the steady-state the system is in the Idle state and the OICC subsystem is deactivated, while during the load-step transient the system is in the Active state and the OICC subsystem is activated in order to reduce the output impedance. The state changes are performed autonomously: the system enters in the Active state by observing the output capacitor current and it returns back to the Idle state when the steady-state operation is detected by observing the state variables. The validation of the OICC concept has been done by applying it to a 30W two phase synchronous buck converter with 140μF output capacitor and with the multiplication factor n equal to 15, generating during the Active state equivalent output capacitor of 2.1mF. The OICC subsystem is implemented as single phase PCMC synchronous buck converter. Comparing the converter operation with and without the OICC the results demonstrate that the 12 times reduction of the output voltage deviation is achieved, for both basic operation and for the AVP operation. Furthermore, the results have been compared to a reference prototype which has the same power stage and a fiscal output capacitor of 2.1mF. The results show that the two systems have the same dynamic behavior. Moreover, an impact on the system losses under the pulsating load and DVS operation has been quantified and it has been demonstrated that the OICC system has improved the system efficiency, considering the losses when the system operates with the pulsating load and the DVS operation. Lastly, the output capacitor of the OICC system is much smaller than the reference design output capacitor, therefore, by applying the OICC concept the power density can be increased. In summary, the main contributions of the thesis are: • The proposed Output Impedance Correction Circuit (OICC) concept, • The system level control based on the used approach to change the states of operation, • The OICC subsystem closed-loop implementation, together with the main converter implementation, • The dynamic losses under the pulsating load and the DVS operation quantification, and • The system robustness on the capacitor impedance variation and consecutive load-steps.