Optimal design of AC EMI filters with damping networks and effect on the systems power factor

The cutoff frequencies of an EMI filter are normally given by the noise attenuation requirements the filter has to fulfill. In order to select the component values of the filter elements, i.e. inductances and capacitances, an additional design criterium is needed. In this paper the effect of the EMI filter input and output impedances are considered. The input impedance influences the filters effect on the system displacement power factor and the output impedance plays a key role in the system stability. The effect of filter element values, the number of filter stages as well as additional damping networks are considered and a design procedure is provided. For this analysis a two-port description of the input filters employing ABCD-parameters is used.

Run-Time Scalable Hardware for Reconfigurable Systems

La optimización de parámetros tales como el consumo de potencia, la cantidad de recursos lógicos empleados o la ocupación de memoria ha sido siempre una de las preocupaciones principales a la hora de diseñar sistemas embebidos. Esto es debido a que se trata de sistemas dotados de una cantidad de recursos limitados, y que han sido tradicionalmente empleados para un propósito específico, que permanece invariable a lo largo de toda la vida útil del sistema. Sin embargo, el uso de sistemas embebidos se ha extendido a áreas de aplicación fuera de su ámbito tradicional, caracterizadas por una mayor demanda computacional. Así, por ejemplo, algunos de estos sistemas deben llevar a cabo un intenso procesado de señales multimedia o la transmisión de datos mediante sistemas de comunicaciones de alta capacidad. Por otra parte, las condiciones de operación del sistema pueden variar en tiempo real. Esto sucede, por ejemplo, si su funcionamiento depende de datos medidos por el propio sistema o recibidos a través de la red, de las demandas del usuario en cada momento, o de condiciones internas del propio dispositivo, tales como la duración de la batería. Como consecuencia de la existencia de requisitos de operación dinámicos es necesario ir hacia una gestión dinámica de los recursos del sistema. Si bien el software es inherentemente flexible, no ofrece una potencia computacional tan alta como el hardware. Por lo tanto, el hardware reconfigurable aparece como una solución adecuada para tratar con mayor flexibilidad los requisitos variables dinámicamente en sistemas con alta demanda computacional. La flexibilidad y adaptabilidad del hardware requieren de dispositivos reconfigurables que permitan la modificación de su funcionalidad bajo demanda. En esta tesis se han seleccionado las FPGAs (Field Programmable Gate Arrays) como los dispositivos más apropiados, hoy en día, para implementar sistemas basados en hardware reconfigurable De entre todas las posibilidades existentes para explotar la capacidad de reconfiguración de las FPGAs comerciales, se ha seleccionado la reconfiguración dinámica y parcial. Esta técnica consiste en substituir una parte de la lógica del dispositivo, mientras el resto continúa en funcionamiento. La capacidad de reconfiguración dinámica y parcial de las FPGAs es empleada en esta tesis para tratar con los requisitos de flexibilidad y de capacidad computacional que demandan los dispositivos embebidos. La propuesta principal de esta tesis doctoral es el uso de arquitecturas de procesamiento escalables espacialmente, que son capaces de adaptar su funcionalidad y rendimiento en tiempo real, estableciendo un compromiso entre dichos parámetros y la cantidad de lógica que ocupan en el dispositivo. A esto nos referimos con arquitecturas con huellas escalables. En particular, se propone el uso de arquitecturas altamente paralelas, modulares, regulares y con una alta localidad en sus comunicaciones, para este propósito. El tamaño de dichas arquitecturas puede ser modificado mediante la adición o eliminación de algunos de los módulos que las componen, tanto en una dimensión como en dos. Esta estrategia permite implementar soluciones escalables, sin tener que contar con una versión de las mismas para cada uno de los tamaños posibles de la arquitectura. De esta manera se reduce significativamente el tiempo necesario para modificar su tamaño, así como la cantidad de memoria necesaria para almacenar todos los archivos de configuración. En lugar de proponer arquitecturas para aplicaciones específicas, se ha optado por patrones de procesamiento genéricos, que pueden ser ajustados para solucionar distintos problemas en el estado del arte. A este respecto, se proponen patrones basados en esquemas sistólicos, así como de tipo wavefront. Con el objeto de poder ofrecer una solución integral, se han tratado otros aspectos relacionados con el diseño y el funcionamiento de las arquitecturas, tales como el control del proceso de reconfiguración de la FPGA, la integración de las arquitecturas en el resto del sistema, así como las técnicas necesarias para su implementación. Por lo que respecta a la implementación, se han tratado distintos aspectos de bajo nivel dependientes del dispositivo. Algunas de las propuestas realizadas a este respecto en la presente tesis doctoral son un router que es capaz de garantizar el correcto rutado de los módulos reconfigurables dentro del área destinada para ellos, así como una estrategia para la comunicación entre módulos que no introduce ningún retardo ni necesita emplear recursos configurables del dispositivo. El flujo de diseño propuesto se ha automatizado mediante una herramienta denominada DREAMS. La herramienta se encarga de la modificación de las netlists correspondientes a cada uno de los módulos reconfigurables del sistema, y que han sido generadas previamente mediante herramientas comerciales. Por lo tanto, el flujo propuesto se entiende como una etapa de post-procesamiento, que adapta esas netlists a los requisitos de la reconfiguración dinámica y parcial. Dicha modificación la lleva a cabo la herramienta de una forma completamente automática, por lo que la productividad del proceso de diseño aumenta de forma evidente. Para facilitar dicho proceso, se ha dotado a la herramienta de una interfaz gráfica. El flujo de diseño propuesto, y la herramienta que lo soporta, tienen características específicas para abordar el diseño de las arquitecturas dinámicamente escalables propuestas en esta tesis. Entre ellas está el soporte para el realojamiento de módulos reconfigurables en posiciones del dispositivo distintas a donde el módulo es originalmente implementado, así como la generación de estructuras de comunicación compatibles con la simetría de la arquitectura. El router has sido empleado también en esta tesis para obtener un rutado simétrico entre nets equivalentes. Dicha posibilidad ha sido explotada para aumentar la protección de circuitos con altos requisitos de seguridad, frente a ataques de canal lateral, mediante la implantación de lógica complementaria con rutado idéntico. Para controlar el proceso de reconfiguración de la FPGA, se propone en esta tesis un motor de reconfiguración especialmente adaptado a los requisitos de las arquitecturas dinámicamente escalables. Además de controlar el puerto de reconfiguración, el motor de reconfiguración ha sido dotado de la capacidad de realojar módulos reconfigurables en posiciones arbitrarias del dispositivo, en tiempo real. De esta forma, basta con generar un único bitstream por cada módulo reconfigurable del sistema, independientemente de la posición donde va a ser finalmente reconfigurado. La estrategia seguida para implementar el proceso de realojamiento de módulos es diferente de las propuestas existentes en el estado del arte, pues consiste en la composición de los archivos de configuración en tiempo real. De esta forma se consigue aumentar la velocidad del proceso, mientras que se reduce la longitud de los archivos de configuración parciales a almacenar en el sistema. El motor de reconfiguración soporta módulos reconfigurables con una altura menor que la altura de una región de reloj del dispositivo. Internamente, el motor se encarga de la combinación de los frames que describen el nuevo módulo, con la configuración existente en el dispositivo previamente. El escalado de las arquitecturas de procesamiento propuestas en esta tesis también se puede beneficiar de este mecanismo. Se ha incorporado también un acceso directo a una memoria externa donde se pueden almacenar bitstreams parciales. Para acelerar el proceso de reconfiguración se ha hecho funcionar el ICAP por encima de la máxima frecuencia de reloj aconsejada por el fabricante. Así, en el caso de Virtex-5, aunque la máxima frecuencia del reloj deberían ser 100 MHz, se ha conseguido hacer funcionar el puerto de reconfiguración a frecuencias de operación de hasta 250 MHz, incluyendo el proceso de realojamiento en tiempo real. Se ha previsto la posibilidad de portar el motor de reconfiguración a futuras familias de FPGAs. Por otro lado, el motor de reconfiguración se puede emplear para inyectar fallos en el propio dispositivo hardware, y así ser capaces de evaluar la tolerancia ante los mismos que ofrecen las arquitecturas reconfigurables. Los fallos son emulados mediante la generación de archivos de configuración a los que intencionadamente se les ha introducido un error, de forma que se modifica su funcionalidad. Con el objetivo de comprobar la validez y los beneficios de las arquitecturas propuestas en esta tesis, se han seguido dos líneas principales de aplicación. En primer lugar, se propone su uso como parte de una plataforma adaptativa basada en hardware evolutivo, con capacidad de escalabilidad, adaptabilidad y recuperación ante fallos. En segundo lugar, se ha desarrollado un deblocking filter escalable, adaptado a la codificación de vídeo escalable, como ejemplo de aplicación de las arquitecturas de tipo wavefront propuestas. El hardware evolutivo consiste en el uso de algoritmos evolutivos para diseñar hardware de forma autónoma, explotando la flexibilidad que ofrecen los dispositivos reconfigurables. En este caso, los elementos de procesamiento que componen la arquitectura son seleccionados de una biblioteca de elementos presintetizados, de acuerdo con las decisiones tomadas por el algoritmo evolutivo, en lugar de definir la configuración de las mismas en tiempo de diseño. De esta manera, la configuración del core puede cambiar cuando lo hacen las condiciones del entorno, en tiempo real, por lo que se consigue un control autónomo del proceso de reconfiguración dinámico. Así, el sistema es capaz de optimizar, de forma autónoma, su propia configuración. El hardware evolutivo tiene una capacidad inherente de auto-reparación. Se ha probado que las arquitecturas evolutivas propuestas en esta tesis son tolerantes ante fallos, tanto transitorios, como permanentes y acumulativos. La plataforma evolutiva se ha empleado para implementar filtros de eliminación de ruido. La escalabilidad también ha sido aprovechada en esta aplicación. Las arquitecturas evolutivas escalables permiten la adaptación autónoma de los cores de procesamiento ante fluctuaciones en la cantidad de recursos disponibles en el sistema. Por lo tanto, constituyen un ejemplo de escalabilidad dinámica para conseguir un determinado nivel de calidad, que puede variar en tiempo real. Se han propuesto dos variantes de sistemas escalables evolutivos. El primero consiste en un único core de procesamiento evolutivo, mientras que el segundo está formado por un número variable de arrays de procesamiento. La codificación de vídeo escalable, a diferencia de los codecs no escalables, permite la decodificación de secuencias de vídeo con diferentes niveles de calidad, de resolución temporal o de resolución espacial, descartando la información no deseada. Existen distintos algoritmos que soportan esta característica. En particular, se va a emplear el estándar Scalable Video Coding (SVC), que ha sido propuesto como una extensión de H.264/AVC, ya que este último es ampliamente utilizado tanto en la industria, como a nivel de investigación. Para poder explotar toda la flexibilidad que ofrece el estándar, hay que permitir la adaptación de las características del decodificador en tiempo real. El uso de las arquitecturas dinámicamente escalables es propuesto en esta tesis con este objetivo. El deblocking filter es un algoritmo que tiene como objetivo la mejora de la percepción visual de la imagen reconstruida, mediante el suavizado de los "artefactos" de bloque generados en el lazo del codificador. Se trata de una de las tareas más intensivas en procesamiento de datos de H.264/AVC y de SVC, y además, su carga computacional es altamente dependiente del nivel de escalabilidad seleccionado en el decodificador. Por lo tanto, el deblocking filter ha sido seleccionado como prueba de concepto de la aplicación de las arquitecturas dinámicamente escalables para la compresión de video. La arquitectura propuesta permite añadir o eliminar unidades de computación, siguiendo un esquema de tipo wavefront. La arquitectura ha sido propuesta conjuntamente con un esquema de procesamiento en paralelo del deblocking filter a nivel de macrobloque, de tal forma que cuando se varía del tamaño de la arquitectura, el orden de filtrado de los macrobloques varia de la misma manera. El patrón propuesto se basa en la división del procesamiento de cada macrobloque en dos etapas independientes, que se corresponden con el filtrado horizontal y vertical de los bloques dentro del macrobloque. Las principales contribuciones originales de esta tesis son las siguientes: - El uso de arquitecturas altamente regulares, modulares, paralelas y con una intensa localidad en sus comunicaciones, para implementar cores de procesamiento dinámicamente reconfigurables. - El uso de arquitecturas bidimensionales, en forma de malla, para construir arquitecturas dinámicamente escalables, con una huella escalable. De esta forma, las arquitecturas permiten establecer un compromiso entre el área que ocupan en el dispositivo, y las prestaciones que ofrecen en cada momento. Se proponen plantillas de procesamiento genéricas, de tipo sistólico o wavefront, que pueden ser adaptadas a distintos problemas de procesamiento. - Un flujo de diseño y una herramienta que lo soporta, para el diseño de sistemas reconfigurables dinámicamente, centradas en el diseño de las arquitecturas altamente paralelas, modulares y regulares propuestas en esta tesis. - Un esquema de comunicaciones entre módulos reconfigurables que no introduce ningún retardo ni requiere el uso de recursos lógicos propios. - Un router flexible, capaz de resolver los conflictos de rutado asociados con el diseño de sistemas reconfigurables dinámicamente. - Un algoritmo de optimización para sistemas formados por múltiples cores escalables que optimice, mediante un algoritmo genético, los parámetros de dicho sistema. Se basa en un modelo conocido como el problema de la mochila. - Un motor de reconfiguración adaptado a los requisitos de las arquitecturas altamente regulares y modulares. Combina una alta velocidad de reconfiguración, con la capacidad de realojar módulos en tiempo real, incluyendo el soporte para la reconfiguración de regiones que ocupan menos que una región de reloj, así como la réplica de un módulo reconfigurable en múltiples posiciones del dispositivo. - Un mecanismo de inyección de fallos que, empleando el motor de reconfiguración del sistema, permite evaluar los efectos de fallos permanentes y transitorios en arquitecturas reconfigurables. - La demostración de las posibilidades de las arquitecturas propuestas en esta tesis para la implementación de sistemas de hardware evolutivos, con una alta capacidad de procesamiento de datos. - La implementación de sistemas de hardware evolutivo escalables, que son capaces de tratar con la fluctuación de la cantidad de recursos disponibles en el sistema, de una forma autónoma. - Una estrategia de procesamiento en paralelo para el deblocking filter compatible con los estándares H.264/AVC y SVC que reduce el número de ciclos de macrobloque necesarios para procesar un frame de video. - Una arquitectura dinámicamente escalable que permite la implementación de un nuevo deblocking filter, totalmente compatible con los estándares H.264/AVC y SVC, que explota el paralelismo a nivel de macrobloque. El presente documento se organiza en siete capítulos. En el primero se ofrece una introducción al marco tecnológico de esta tesis, especialmente centrado en la reconfiguración dinámica y parcial de FPGAs. También se motiva la necesidad de las arquitecturas dinámicamente escalables propuestas en esta tesis. En el capítulo 2 se describen las arquitecturas dinámicamente escalables. Dicha descripción incluye la mayor parte de las aportaciones a nivel arquitectural realizadas en esta tesis. Por su parte, el flujo de diseño adaptado a dichas arquitecturas se propone en el capítulo 3. El motor de reconfiguración se propone en el 4, mientras que el uso de dichas arquitecturas para implementar sistemas de hardware evolutivo se aborda en el 5. El deblocking filter escalable se describe en el 6, mientras que las conclusiones finales de esta tesis, así como la descripción del trabajo futuro, son abordadas en el capítulo 7. ABSTRACT The optimization of system parameters, such as power dissipation, the amount of hardware resources and the memory footprint, has been always a main concern when dealing with the design of resource-constrained embedded systems. This situation is even more demanding nowadays. Embedded systems cannot anymore be considered only as specific-purpose computers, designed for a particular functionality that remains unchanged during their lifetime. Differently, embedded systems are now required to deal with more demanding and complex functions, such as multimedia data processing and high-throughput connectivity. In addition, system operation may depend on external data, the user requirements or internal variables of the system, such as the battery life-time. All these conditions may vary at run-time, leading to adaptive scenarios. As a consequence of both the growing computational complexity and the existence of dynamic requirements, dynamic resource management techniques for embedded systems are needed. Software is inherently flexible, but it cannot meet the computing power offered by hardware solutions. Therefore, reconfigurable hardware emerges as a suitable technology to deal with the run-time variable requirements of complex embedded systems. Adaptive hardware requires the use of reconfigurable devices, where its functionality can be modified on demand. In this thesis, Field Programmable Gate Arrays (FPGAs) have been selected as the most appropriate commercial technology existing nowadays to implement adaptive hardware systems. There are different ways of exploiting reconfigurability in reconfigurable devices. Among them is dynamic and partial reconfiguration. This is a technique which consists in substituting part of the FPGA logic on demand, while the rest of the device continues working. The strategy followed in this thesis is to exploit the dynamic and partial reconfiguration of commercial FPGAs to deal with the flexibility and complexity demands of state-of-the-art embedded systems. The proposal of this thesis to deal with run-time variable system conditions is the use of spatially scalable processing hardware IP cores, which are able to adapt their functionality or performance at run-time, trading them off with the amount of logic resources they occupy in the device. This is referred to as a scalable footprint in the context of this thesis. The distinguishing characteristic of the proposed cores is that they rely on highly parallel, modular and regular architectures, arranged in one or two dimensions. These architectures can be scaled by means of the addition or removal of the composing blocks. This strategy avoids implementing a full version of the core for each possible size, with the corresponding benefits in terms of scaling and adaptation time, as well as bitstream storage memory requirements. Instead of providing specific-purpose architectures, generic architectural templates, which can be tuned to solve different problems, are proposed in this thesis. Architectures following both systolic and wavefront templates have been selected. Together with the proposed scalable architectural templates, other issues needed to ensure the proper design and operation of the scalable cores, such as the device reconfiguration control, the run-time management of the architecture and the implementation techniques have been also addressed in this thesis. With regard to the implementation of dynamically reconfigurable architectures, device dependent low-level details are addressed. Some of the aspects covered in this thesis are the area constrained routing for reconfigurable modules, or an inter-module communication strategy which does not introduce either extra delay or logic overhead. The system implementation, from the hardware description to the device configuration bitstream, has been fully automated by modifying the netlists corresponding to each of the system modules, which are previously generated using the vendor tools. This modification is therefore envisaged as a post-processing step. Based on these implementation proposals, a design tool called DREAMS (Dynamically Reconfigurable Embedded and Modular Systems) has been created, including a graphic user interface. The tool has specific features to cope with modular and regular architectures, including the support for module relocation and the inter-module communications scheme based on the symmetry of the architecture. The core of the tool is a custom router, which has been also exploited in this thesis to obtain symmetric routed nets, with the aim of enhancing the protection of critical reconfigurable circuits against side channel attacks. This is achieved by duplicating the logic with an exactly equal routing. In order to control the reconfiguration process of the FPGA, a Reconfiguration Engine suited to the specific requirements set by the proposed architectures was also proposed. Therefore, in addition to controlling the reconfiguration port, the Reconfiguration Engine has been enhanced with the online relocation ability, which allows employing a unique configuration bitstream for all the positions where the module may be placed in the device. Differently to the existing relocating solutions, which are based on bitstream parsers, the proposed approach is based on the online composition of bitstreams. This strategy allows increasing the speed of the process, while the length of partial bitstreams is also reduced. The height of the reconfigurable modules can be lower than the height of a clock region. The Reconfiguration Engine manages the merging process of the new and the existing configuration frames within each clock region. The process of scaling up and down the hardware cores also benefits from this technique. A direct link to an external memory where partial bitstreams can be stored has been also implemented. In order to accelerate the reconfiguration process, the ICAP has been overclocked over the speed reported by the manufacturer. In the case of Virtex-5, even though the maximum frequency of the ICAP is reported to be 100 MHz, valid operations at 250 MHz have been achieved, including the online relocation process. Portability of the reconfiguration solution to today's and probably, future FPGAs, has been also considered. The reconfiguration engine can be also used to inject faults in real hardware devices, and this way being able to evaluate the fault tolerance offered by the reconfigurable architectures. Faults are emulated by introducing partial bitstreams intentionally modified to provide erroneous functionality. To prove the validity and the benefits offered by the proposed architectures, two demonstration application lines have been envisaged. First, scalable architectures have been employed to develop an evolvable hardware platform with adaptability, fault tolerance and scalability properties. Second, they have been used to implement a scalable deblocking filter suited to scalable video coding. Evolvable Hardware is the use of evolutionary algorithms to design hardware in an autonomous way, exploiting the flexibility offered by reconfigurable devices. In this case, processing elements composing the architecture are selected from a presynthesized library of processing elements, according to the decisions taken by the algorithm, instead of being decided at design time. This way, the configuration of the array may change as run-time environmental conditions do, achieving autonomous control of the dynamic reconfiguration process. Thus, the self-optimization property is added to the native self-configurability of the dynamically scalable architectures. In addition, evolvable hardware adaptability inherently offers self-healing features. The proposal has proved to be self-tolerant, since it is able to self-recover from both transient and cumulative permanent faults. The proposed evolvable architecture has been used to implement noise removal image filters. Scalability has been also exploited in this application. Scalable evolvable hardware architectures allow the autonomous adaptation of the processing cores to a fluctuating amount of resources available in the system. Thus, it constitutes an example of the dynamic quality scalability tackled in this thesis. Two variants have been proposed. The first one consists in a single dynamically scalable evolvable core, and the second one contains a variable number of processing cores. Scalable video is a flexible approach for video compression, which offers scalability at different levels. Differently to non-scalable codecs, a scalable video bitstream can be decoded with different levels of quality, spatial or temporal resolutions, by discarding the undesired information. The interest in this technology has been fostered by the development of the Scalable Video Coding (SVC) standard, as an extension of H.264/AVC. In order to exploit all the flexibility offered by the standard, it is necessary to adapt the characteristics of the decoder to the requirements of each client during run-time. The use of dynamically scalable architectures is proposed in this thesis with this aim. The deblocking filter algorithm is the responsible of improving the visual perception of a reconstructed image, by smoothing blocking artifacts generated in the encoding loop. This is one of the most computationally intensive tasks of the standard, and furthermore, it is highly dependent on the selected scalability level in the decoder. Therefore, the deblocking filter has been selected as a proof of concept of the implementation of dynamically scalable architectures for video compression. The proposed architecture allows the run-time addition or removal of computational units working in parallel to change its level of parallelism, following a wavefront computational pattern. Scalable architecture is offered together with a scalable parallelization strategy at the macroblock level, such that when the size of the architecture changes, the macroblock filtering order is modified accordingly. The proposed pattern is based on the division of the macroblock processing into two independent stages, corresponding to the horizontal and vertical filtering of the blocks within the macroblock. The main contributions of this thesis are: - The use of highly parallel, modular, regular and local architectures to implement dynamically reconfigurable processing IP cores, for data intensive applications with flexibility requirements. - The use of two-dimensional mesh-type arrays as architectural templates to build dynamically reconfigurable IP cores, with a scalable footprint. The proposal consists in generic architectural templates, which can be tuned to solve different computational problems. •A design flow and a tool targeting the design of DPR systems, focused on highly parallel, modular and local architectures. - An inter-module communication strategy, which does not introduce delay or area overhead, named Virtual Borders. - A custom and flexible router to solve the routing conflicts as well as the inter-module communication problems, appearing during the design of DPR systems. - An algorithm addressing the optimization of systems composed of multiple scalable cores, which size can be decided individually, to optimize the system parameters. It is based on a model known as the multi-dimensional multi-choice Knapsack problem. - A reconfiguration engine tailored to the requirements of highly regular and modular architectures. It combines a high reconfiguration throughput with run-time module relocation capabilities, including the support for sub-clock reconfigurable regions and the replication in multiple positions. - A fault injection mechanism which takes advantage of the system reconfiguration engine, as well as the modularity of the proposed reconfigurable architectures, to evaluate the effects of transient and permanent faults in these architectures. - The demonstration of the possibilities of the architectures proposed in this thesis to implement evolvable hardware systems, while keeping a high processing throughput. - The implementation of scalable evolvable hardware systems, which are able to adapt to the fluctuation of the amount of resources available in the system, in an autonomous way. - A parallelization strategy for the H.264/AVC and SVC deblocking filter, which reduces the number of macroblock cycles needed to process the whole frame. - A dynamically scalable architecture that permits the implementation of a novel deblocking filter module, fully compliant with the H.264/AVC and SVC standards, which exploits the macroblock level parallelism of the algorithm. This document is organized in seven chapters. In the first one, an introduction to the technology framework of this thesis, specially focused on dynamic and partial reconfiguration, is provided. The need for the dynamically scalable processing architectures proposed in this work is also motivated in this chapter. In chapter 2, dynamically scalable architectures are described. Description includes most of the architectural contributions of this work. The design flow tailored to the scalable architectures, together with the DREAMs tool provided to implement them, are described in chapter 3. The reconfiguration engine is described in chapter 4. The use of the proposed scalable archtieectures to implement evolvable hardware systems is described in chapter 5, while the scalable deblocking filter is described in chapter 6. Final conclusions of this thesis, and the description of future work, are addressed in chapter 7.

Free-form optical systems for nonimaging applications : Sistemas ópticos anamórficos para aplicaciones anidólicas

La óptica anidólica es una rama de la óptica cuyo desarrollo comenzó a mediados de la década de 1960. Este relativamente nuevo campo de la óptica se centra en la transferencia eficiente de la luz, algo necesario en muchas aplicaciones, entre las que destacamos los concentradores solares y los sistemas de iluminación. Las soluciones de la óptica clásica a los problemas de la transferencia de energía de la luz sólo son adecuadas cuando los rayos de luz son paraxiales. La condición paraxial no se cumple en la mayoría de las aplicaciones para concentración e iluminación. Esta tesis contiene varios diseños free-form (aquellos que no presentan ninguna simetría, ni de rotación ni lineal) cuyas aplicaciones van destinadas a estos dos campos. El término nonimaging viene del hecho de que estos sistemas ópticos no necesitan formar una imagen del objeto, aunque no formar la imagen no es una condición necesaria. Otra palabra que se utiliza a veces en lugar de nonimaging es la palabra anidólico, viene del griego "an+eidolon" y tiene el mismo significado. La mayoría de los sistemas ópticos diseñados para aplicaciones anidólicas no presentan ninguna simetría, es decir, son free-form (anamórficos). Los sistemas ópticos free-form están siendo especialmente relevantes durante los últimos años gracias al desarrollo de las herramientas para su fabricación como máquinas de moldeo por inyección y el mecanizado multieje. Sin embargo, solo recientemente se han desarrollado técnicas de diseño anidólicas capaces de cumplir con estos grados de libertad. En aplicaciones de iluminación el método SMS3D permite diseñar dos superficies free-form para controlar las fuentes de luz extensas. En los casos en que se requiere una elevada asimetría de la fuente, el objeto o las restricciones volumétricos, las superficies free-form permiten obtener soluciones de mayor eficiencia, o disponer de menos elementos en comparación con las soluciones de simetría de rotación, dado que las superficies free-form tienen más grados de libertad y pueden realizar múltiples funciones debido a su naturaleza anamórfica. Los concentradores anidólicos son muy adecuados para la captación de energía solar, ya que el objetivo no es la reproducción de una imagen exacta del sol, sino sencillamente la captura de su energía. En este momento, el campo de la concentración fotovoltaica (CPV) tiende hacia sistemas de alta concentración con el fin de compensar el gasto de las células solares multi-unión (MJ) utilizadas como receptores, reduciendo su área. El interés en el uso de células MJ radica en su alta eficiencia de conversión. Para obtener sistemas competitivos en aplicaciones terrestres se recurre a sistemas fotovoltaicos de alta concentración (HCPV), con factores de concentración geométrica por encima de 500x. Estos sistemas se componen de dos (o más) elementos ópticos (espejos y/o lentes). En los sistemas presentados a lo largo de este trabajo se presentan ejemplos de concentradores HCPV con elementos reflexivos como etapa primaria, así como concentradores con elementos refractivos (lente de Fresnel). Con la necesidad de aumentar la eficiencia de los sistemas HCPV reales y con el fin de proporcionar la división más eficiente del espectro solar, células conteniendo cuatro o más uniones (con un potencial de alcanzar eficiencias de más del 45% a una concentración de cientos de soles) se exploran hoy en día. En esta tesis se presenta una de las posibles arquitecturas de división del espectro (spectrum-splitting en la literatura anglosajona) que utilizan células de concentración comercial. Otro campo de aplicación de la óptica nonimaging es la iluminación, donde es necesario proporcionar un patrón de distribución de la iluminación específico. La iluminación de estado sólido (SSL), basada en la electroluminiscencia de materiales semiconductores, está proporcionando fuentes de luz para aplicaciones de iluminación general. En la última década, los diodos emisores de luz (LED) de alto brillo han comenzado a reemplazar a las fuentes de luz convencionales debido a la superioridad en la calidad de la luz emitida, elevado tiempo de vida, compacidad y ahorro de energía. Los colimadores utilizados con LEDs deben cumplir con requisitos tales como tener una alta eficiencia, un alto control del haz de luz, una mezcla de color espacial y una gran compacidad. Presentamos un colimador de luz free-form con microestructuras capaz de conseguir buena colimación y buena mezcla de colores con una fuente de LED RGGB. Una buena mezcla de luz es importante no sólo para simplificar el diseño óptico de la luminaria sino también para evitar hacer binning de los chips. La mezcla de luz óptica puede reducir los costes al evitar la modulación por ancho de pulso y otras soluciones electrónicas patentadas para regulación y ajuste de color. Esta tesis consta de cuatro capítulos. Los capítulos que contienen la obra original de esta tesis son precedidos por un capítulo introductorio donde se presentan los conceptos y definiciones básicas de la óptica geométrica y en el cual se engloba la óptica nonimaging. Contiene principios de la óptica no formadora de imagen junto con la descripción de sus problemas y métodos de diseño. Asimismo se describe el método de Superficies Múltiples Simultáneas (SMS), que destaca por su versatilidad y capacidad de controlar varios haces de rayos. Adicionalmente también se describe la integración Köhler y sus aplicaciones en el campo de la energía fotovoltaica. La concentración fotovoltaica y la iluminación de estado sólido son introducidas junto con la revisión de su estado actual. El Segundo y Tercer Capítulo contienen diseños ópticos avanzados con aplicación en la concentración solar principalmente, mientras que el Cuarto Capítulo describe el colimador free-form con surcos que presenta buena mezcla de colores para aplicaciones de iluminación. El Segundo Capítulo describe dos concentradores ópticos HCPV diseñados con el método SMS en tres dimensiones (SMS3D) que llevan a cabo integración Köhler en dos direcciones con el fin de proporcionar una distribución de irradiancia uniforme libre de aberraciones cromáticas sobre la célula solar. Uno de los diseños es el concentrador XXR free-form diseñado con el método SMS3D, donde el espejo primario (X) y la lente secundaria (R) se dividen en cuatro sectores simétricos y llevan a cabo la integración Köhler (proporcionando cuatro unidades del array Köhler), mientras que el espejo intermedio (X) presenta simetría rotacional. Otro concentrador HCPV presentado es el Fresnel-RXI (FRXI) con una lente de Fresnel funcionando como elemento primario (POE) y una lente RXI como elemento óptico secundario (SOE), que presenta configuración 4-fold con el fin de realizar la integración Köhler. Las lentes RXI son dispositivos nonimaging conocidos, pero su aplicación como elemento secundario es novedosa. Los concentradores XXR y FRXI Köhler son ejemplos académicos de muy alta concentración (más de 2,000x, mientras que los sistemas convencionales hoy en día no suelen llegar a 1,000x) preparados para las células solares N-unión (con N>3), que probablemente requerirán una mayor concentración y alta uniformidad espectral de irradiancia con el fin de obtener sistemas CPV terrestres eficientes y rentables. Ambos concentradores están diseñados maximizando funciones de mérito como la eficiencia óptica, el producto concentración-aceptancia (CAP) y la uniformidad de irradiancia sobre la célula libre de la aberración cromática (integración Köhler). El Tercer Capítulo presenta una arquitectura para la división del espectro solar basada en un módulo HCPV con alta concentración (500x) y ángulo de aceptancia alto (>1º) que tiene por objeto reducir ambas fuentes de pérdidas de las células triple unión (3J) comerciales: el uso eficiente del espectro solar y la luz reflejada de los contactos metálicos y de la superficie de semiconductor. El módulo para la división del espectro utiliza el espectro solar más eficiente debido a la combinación de una alta eficiencia de una célula de concentración 3J (GaInP/GaInAs/Ge) y una de contacto posterior (BPC) de concentración de silicio (Si), así como la técnica de confinamiento externo para la recuperación de la luz reflejada por la célula 3J con el fin de ser reabsorbida por la célula. En la arquitectura propuesta, la célula 3J opera con su ganancia de corriente optimizada (concentración geométrica de 500x), mientras que la célula de silicio trabaja cerca de su óptimo también (135x). El módulo de spectrum-splitting consta de una lente de Fresnel plana como POE y un concentrador RXI free-form como SOE con un filtro paso-banda integrado en él. Tanto POE como SOE realizan la integración Köhler para producir homogeneización de luz sobre la célula. El filtro paso banda envía los fotones IR en la banda 900-1,150nm a la célula de silicio. Hay varios aspectos prácticos de la arquitectura del módulo presentado que ayudan a reducir la complejidad de los sistemas spectrum-splitting (el filtro y el secundario forman una sola pieza sólida, ambas células son coplanarias simplificándose el cableado y la disipación de calor, etc.). Prototipos prueba-de-concepto han sido ensamblados y probados a fin de demostrar la fabricabilidad del filtro y su rendimiento cuando se combina con la técnica de reciclaje de luz externa. Los resultados obtenidos se ajustan bastante bien a los modelos y a las simulaciones e invitan al desarrollo de una versión más compleja de este prototipo en el futuro. Dos colimadores sólidos con surcos free-form se presentan en el Cuarto Capítulo. Ambos diseños ópticos están diseñados originalmente usando el método SMS3D. La segunda superficie ópticamente activa está diseñada a posteriori como una superficie con surcos. El diseño inicial de dos espejos (XX) está diseñado como prueba de concepto. En segundo lugar, el diseño RXI free-form es comparable con los colimadores RXI existentes. Se trata de un diseño muy compacto y eficiente que proporciona una muy buena mezcla de colores cuando funciona con LEDs RGB fuera del eje óptico como en los RGB LEDs convencionales. Estos dos diseños son dispositivos free-form diseñados con la intención de mejorar las propiedades de mezcla de colores de los dispositivos no aplanáticos RXI con simetría de revolución y la eficiencia de los aplanáticos, logrando una buena colimación y una buena mezcla de colores. La capacidad de mezcla de colores del dispositivo no-aplanático mejora añadiendo características de un aplanático a su homólogo simétrico sin pérdida de eficiencia. En el caso del diseño basado en RXI, su gran ventaja consiste en su menor coste de fabricación ya que el proceso de metalización puede evitarse. Aunque algunos de los componentes presentan formas muy complejas, los costes de fabricación son relativamente insensibles a la complejidad del molde, especialmente en el caso de la producción en masa (tales como inyección de plástico), ya que el coste del molde se reparte entre todas las piezas fabricadas. Por último, las últimas dos secciones son las conclusiones y futuras líneas de investigación. ABSTRACT Nonimaging optics is a branch of optics whose development began in the mid-1960s. This rather new field of optics focuses on the efficient light transfer necessary in many applications, among which we highlight solar concentrators and illumination systems. The classical optics solutions to the problems of light energy transfer are only appropriate when the light rays are paraxial. The paraxial condition is not met in most applications for the concentration and illumination. This thesis explores several free-form designs (with neither rotational nor linear symmetry) whose applications are intended to cover the above mentioned areas and more. The term nonimaging comes from the fact that these optical systems do not need to form an image of the object, although it is not a necessary condition not to form an image. Another word sometimes used instead of nonimaging is anidolic, and it comes from the Greek “an+eidolon” and has the same meaning. Most of the optical systems designed for nonimaging applications are without any symmetry, i.e. free-form. Free-form optical systems become especially relevant lately with the evolution of free-form tooling (injection molding machines, multi-axis machining techniques, etc.). Nevertheless, only recently there are nonimaging design techniques that are able to meet these degrees of freedom. In illumination applications, the SMS3D method allows designing two free-form surfaces to control very well extended sources. In cases when source, target or volumetric constrains have very asymmetric requirements free-form surfaces are offering solutions with higher efficiency or with fewer elements in comparison with rotationally symmetric solutions, as free-forms have more degrees of freedom and they can perform multiple functions due to their free-form nature. Anidolic concentrators are well suited for the collection of solar energy, because the goal is not the reproduction of an exact image of the sun, but instead the collection of its energy. At this time, Concentration Photovoltaics (CPV) field is turning to high concentration systems in order to compensate the expense of multi-junction (MJ) solar cells used as receivers by reducing its area. Interest in the use of MJ cells lies in their very high conversion efficiency. High Concentration Photovoltaic systems (HCPV) with geometric concentration of more than 500x are required in order to have competitive systems in terrestrial applications. These systems comprise two (or more) optical elements, mirrors and/or lenses. Systems presented in this thesis encompass both main types of HCPV architectures: concentrators with primary reflective element and concentrators with primary refractive element (Fresnel lens). Demand for the efficiency increase of the actual HCPV systems as well as feasible more efficient partitioning of the solar spectrum, leads to exploration of four or more junction solar cells or submodules. They have a potential of reaching over 45% efficiency at concentration of hundreds of suns. One possible architectures of spectrum splitting module using commercial concentration cells is presented in this thesis. Another field of application of nonimaging optics is illumination, where a specific illuminance distribution pattern is required. The Solid State Lighting (SSL) based on semiconductor electroluminescence provides light sources for general illumination applications. In the last decade high-brightness Light Emitting Diodes (LEDs) started replacing conventional light sources due to their superior output light quality, unsurpassed lifetime, compactness and energy savings. Collimators used with LEDs have to meet requirements like high efficiency, high beam control, color and position mixing, as well as a high compactness. We present a free-form collimator with microstructures that performs good collimation and good color mixing with RGGB LED source. Good light mixing is important not only for simplifying luminaire optical design but also for avoiding die binning. Optical light mixing may reduce costs by avoiding pulse-width modulation and other patented electronic solutions for dimming and color tuning. This thesis comprises four chapters. Chapters containing the original work of this thesis are preceded by the introductory chapter that addresses basic concepts and definitions of geometrical optics on which nonimaging is developed. It contains fundamentals of nonimaging optics together with the description of its design problems, principles and methods, and with the Simultaneous Multiple Surface (SMS) method standing out for its versatility and ability to control several bundles of rays. Köhler integration and its applications in the field of photovoltaics are described as well. CPV and SSL fields are introduced together with the review on their background and their current status. Chapter 2 and Chapter 3 contain advanced optical designs with primarily application in solar concentration; meanwhile Chapter 4 portrays the free-form V-groove collimator with good color mixing property for illumination application. Chapter 2 describes two HCPV optical concentrators designed with the SMS method in three dimensions (SMS3D). Both concentrators represent Köhler integrator arrays that provide uniform irradiance distribution free from chromatic aberrations on the solar cell. One of the systems is the XXR free-form concentrator designed with the SMS3D method. The primary mirror (X) of this concentrator and secondary lens (R) are divided in four symmetric sectors (folds) that perform Köhler integration; meanwhile the intermediate mirror (X) is rotationally symmetric. Second HCPV concentrator is the Fresnel-RXI (FRXI) with flat Fresnel lens as the Primary Optical Element (POE) and an RXI lens as the Secondary Optical Element (SOE). This architecture manifests 4-fold configuration for performing Köhler integration (4 array units), as well. The RXI lenses are well-known nonimaging devices, but their application as SOE is novel. Both XXR and FRXI Köhler HCPV concentrators are academic examples of very high concentration (more than 2,000x meanwhile conventional systems nowadays have up to 1,000x) prepared for the near future N-junction (N>3) solar cells. In order to have efficient and cost-effective terrestrial CPV systems, those cells will probably require higher concentrations and high spectral irradiance uniformity. Both concentrators are designed by maximizing merit functions: the optical efficiency, concentration-acceptance angle (CAP) and cell-irradiance uniformity free from chromatic aberrations (Köhler integration). Chapter 3 presents the spectrum splitting architecture based on a HCPV module with high concentration (500x) and high acceptance angle (>1º). This module aims to reduce both sources of losses of the actual commercial triple-junction (3J) solar cells with more efficient use of the solar spectrum and with recovering the light reflected from the 3J cells’ grid lines and semiconductor surface. The solar spectrum is used more efficiently due to the combination of a high efficiency 3J concentration cell (GaInP/GaInAs/Ge) and external Back-Point-Contact (BPC) concentration silicon (Si) cell. By employing external confinement techniques, the 3J cell’s reflections are recovered in order to be re-absorbed by the cell. In the proposed concentrator architecture, the 3J cell operates at its optimized current gain (at geometrical concentration of 500x), while the Si cell works near its optimum, as well (135x). The spectrum splitting module consists of a flat Fresnel lens (as the POE), and a free-form RXI-type concentrator with a band-pass filter embedded in it (as the SOE), both POE and SOE performing Köhler integration to produce light homogenization. The band-pass filter sends the IR photons in the 900-1,150nm band to the Si cell. There are several practical aspects of presented module architecture that help reducing the added complexity of the beam splitting systems: the filter and secondary are forming a single solid piece, both cells are coplanar so the heat management and wiring is simplified, etc. Two proof-of-concept prototypes are assembled and tested in order to prove filter manufacturability and performance, as well as the potential of external light recycling technique. Obtained measurement results agree quite well with models and simulations, and show an opened path to manufacturing of the Fresnel RXI-type secondary concentrator with spectrum splitting strategy. Two free-form solid V-groove collimators are presented in Chapter 4. Both free-form collimators are originally designed with the SMS3D method. The second mirrored optically active surface is converted in a grooved surface a posteriori. Initial two mirror (XX) design is presented as a proof-of-concept. Second, RXI free-form design is comparable with existing RXI collimators as it is a highly compact and a highly efficient design. It performs very good color mixing of the RGGB LED sources placed off-axis like in conventional RGB LEDs. Collimators described here improve color mixing property of the prior art rotationally symmetric no-aplanatic RXI devices, and the efficiency of the aplanatic ones, accomplishing both good collimation and good color mixing. Free-form V-groove collimators enhance the no-aplanatic device's blending capabilities by adding aplanatic features to its symmetric counterpart with no loss in efficiency. Big advantage of the RXI design is its potentially lower manufacturing cost, since the process of metallization may be avoided. Although some components are very complicated for shaping, the manufacturing costs are relatively insensitive to the complexity of the mold especially in the case of mass production (such as plastic injection), as the cost of the mold is spread in many parts. Finally, last two sections are conclusions and future lines of investigation.

UWB doublet generation employing non-linear effects of a Semiconductor Optical Amplifier Mach-Zehnder inteferometer

In this article, a novel method to generate an ultra-wideband (UWB) doublet using the cross-phase modulation (XPM) effect is proposed and experimentally demonstrated. The main component of the submitted architecture is a SOA-Mach-Zehnder interferometer (MZI) pumped with a modulated Gaussian pulse. Maximum and minimum conversion points are analyzed through the systems transfer function in order to determinate the most effective operation stage. By tuning different values for the SOAs currents, it is possible to identify a conversion step in which the input pulse is enough large to saturate the SOAMZI, leading to the generation of a UWB doublet pulse.

Generation of an UWB monocycle employing cross-phase modulation in a SOA-MZ interferometer

In the present article, an innovative approach for generation of an UWB monocycle is proposed and experimentally demonstrated. The proposed design features the combination of an interferometric device (SOA-Mach Zehnder interferometer) with an optical processor unit. The fusion of such components permits to generate, combine and customize UWB pulses. An optical pulse is used as pump signal and two optical carriers represent and the optical input of the system. The selection of a specific wavelength and therefore of a particular port provides the possibility of modifying the systems output pulse polarity. The capacity of transmitting several data sequence has been also evidenced.

Energy-based Fair Queuing: Energy-centric Processor Scheduling Algorithm for Battery-limited Mobile Systems

Los dispositivos móviles modernos disponen cada vez de más funcionalidad debido al rápido avance de las tecnologías de las comunicaciones y computaciones móviles. Sin embargo, la capacidad de la batería no ha experimentado un aumento equivalente. Por ello, la experiencia de usuario en los sistemas móviles modernos se ve muy afectada por la vida de la batería, que es un factor inestable de difícil de control. Para abordar este problema, investigaciones anteriores han propuesto un esquema de gestion del consumo (PM) centrada en la energía y que proporciona una garantía sobre la vida operativa de la batería mediante la gestión de la energía como un recurso de primera clase en el sistema. Como el planificador juega un papel fundamental en la administración del consumo de energía y en la garantía del rendimiento de las aplicaciones, esta tesis explora la optimización de la experiencia de usuario para sistemas móviles con energía limitada desde la perspectiva de un planificador que tiene en cuenta el consumo de energía en un contexto en el que ésta es un recurso de primera clase. En esta tesis se analiza en primer lugar los factores que contribuyen de forma general a la experiencia de usuario en un sistema móvil. Después se determinan los requisitos esenciales que afectan a la experiencia de usuario en la planificación centrada en el consumo de energía, que son el reparto proporcional de la potencia, el cumplimiento de las restricciones temporales, y cuando sea necesario, el compromiso entre la cuota de potencia y las restricciones temporales. Para cumplir con los requisitos, el algoritmo clásico de fair queueing y su modelo de referencia se extienden desde los dominios de las comunicaciones y ancho de banda de CPU hacia el dominio de la energía, y en base a ésto, se propone el algoritmo energy-based fair queueing (EFQ) para proporcionar una planificación basada en la energía. El algoritmo EFQ está diseñado para compartir la potencia consumida entre las tareas mediante su planificación en función de la energía consumida y de la cuota reservada. La cuota de consumo de cada tarea con restricciones temporales está protegida frente a diversos cambios que puedan ocurrir en el sistema. Además, para dar mejor soporte a las tareas en tiempo real y multimedia, se propone un mecanismo para combinar con el algoritmo EFQ para dar preferencia en la planificación durante breves intervalos de tiempo a las tareas más urgentes con restricciones temporales.Las propiedades del algoritmo EFQ se evaluan a través del modelado de alto nivel y la simulación. Los resultados de las simulaciones indican que los requisitos esenciales de la planificación centrada en la energía pueden lograrse. El algoritmo EFQ se implementa más tarde en el kernel de Linux. Para evaluar las propiedades del planificador EFQ basado en Linux, se desarrolló un banco de pruebas experimental basado en una sitema empotrado, un programa de banco de pruebas multihilo, y un conjunto de pruebas de código abierto. A través de experimentos específicamente diseñados, esta tesis verifica primero las propiedades de EFQ en la gestión de la cuota de consumo de potencia y la planificación en tiempo real y, a continuación, explora los beneficios potenciales de emplear la planificación EFQ en la optimización de la experiencia de usuario para sistemas móviles con energía limitada. Los resultados experimentales sobre la gestión de la cuota de energía muestran que EFQ es más eficaz que el planificador de Linux-CFS en la gestión de energía, logrando un reparto proporcional de la energía del sistema independientemente de en qué dispositivo se consume la energía. Los resultados experimentales en la planificación en tiempo real demuestran que EFQ puede lograr de forma eficaz, flexible y robusta el cumplimiento de las restricciones temporales aunque se dé el caso de aumento del el número de tareas o del error en la estimación de energía. Por último, un análisis comparativo de los resultados experimentales sobre la optimización de la experiencia del usuario demuestra que, primero, EFQ es más eficaz y flexible que los algoritmos tradicionales de planificación del procesador, como el que se encuentra por defecto en el planificador de Linux y, segundo, que proporciona la posibilidad de optimizar y preservar la experiencia de usuario para los sistemas móviles con energía limitada. Abstract Modern mobiledevices have been becoming increasingly powerful in functionality and entertainment as the next-generation mobile computing and communication technologies are rapidly advanced. However, the battery capacity has not experienced anequivalent increase. The user experience of modern mobile systems is therefore greatly affected by the battery lifetime,which is an unstable factor that is hard to control. To address this problem, previous works proposed energy-centric power management (PM) schemes to provide strong guarantee on the battery lifetime by globally managing energy as the first-class resource in the system. As the processor scheduler plays a pivotal role in power management and application performance guarantee, this thesis explores the user experience optimization of energy-limited mobile systemsfrom the perspective of energy-centric processor scheduling in an energy-centric context. This thesis first analyzes the general contributing factors of the mobile system user experience.Then itdetermines the essential requirements on the energy-centric processor scheduling for user experience optimization, which are proportional power sharing, time-constraint compliance, and when necessary, a tradeoff between the power share and the time-constraint compliance. To meet the requirements, the classical fair queuing algorithm and its reference model are extended from the network and CPU bandwidth sharing domain to the energy sharing domain, and based on that, the energy-based fair queuing (EFQ) algorithm is proposed for performing energy-centric processor scheduling. The EFQ algorithm is designed to provide proportional power shares to tasks by scheduling the tasks based on their energy consumption and weights. The power share of each time-sensitive task is protected upon the change of the scheduling environment to guarantee a stable performance, and any instantaneous power share that is overly allocated to one time-sensitive task can be fairly re-allocated to the other tasks. In addition, to better support real-time and multimedia scheduling, certain real-time friendly mechanism is combined into the EFQ algorithm to give time-limited scheduling preference to the time-sensitive tasks. Through high-level modelling and simulation, the properties of the EFQ algorithm are evaluated. The simulation results indicate that the essential requirements of energy-centric processor scheduling can be achieved. The EFQ algorithm is later implemented in the Linux kernel. To assess the properties of the Linux-based EFQ scheduler, an experimental test-bench based on an embedded platform, a multithreading test-bench program, and an open-source benchmark suite is developed. Through specifically-designed experiments, this thesis first verifies the properties of EFQ in power share management and real-time scheduling, and then, explores the potential benefits of employing EFQ scheduling in the user experience optimization for energy-limited mobile systems. Experimental results on power share management show that EFQ is more effective than the Linux-CFS scheduler in managing power shares and it can achieve a proportional sharing of the system power regardless of on which device the energy is spent. Experimental results on real-time scheduling demonstrate that EFQ can achieve effective, flexible and robust time-constraint compliance upon the increase of energy estimation error and task number. Finally, a comparative analysis of the experimental results on user experience optimization demonstrates that EFQ is more effective and flexible than traditional processor scheduling algorithms, such as those of the default Linux scheduler, in optimizing and preserving the user experience of energy-limited mobile systems.

Estimation of Symmetric Channels for Discrete Cosine Transform Type-I Multicarrier Systems: A Compressed Sensing Approach

The problem of channel estimation for multicarrier communications is addressed. We focus on systems employing the Discrete Cosine Transform Type-I (DCT1) even at both the transmitter and the receiver, presenting an algorithm which achieves an accurate estimation of symmetric channel filters using only a small number of training symbols. The solution is obtained by using either matrix inversion or compressed sensing algorithms. We provide the theoretical results which guarantee the validity of the proposed technique for the DCT1. Numerical simulations illustrate the good behaviour of the proposed algorithm.