Recursos intangibles: sistema de jerarquización para Instituciones de Educación Superior

Los sistemas intangibles y los sistemas de innovación son importantes en la generación de conocimientos que contribuyan al desarrollo de las Naciones. La finalidad de este estudio es jerarquizar los Recursos Intangibles presentes en las Instituciones de Educación Superior (IES), como parte de los Sistemas de Innovación. Se puede caracterizar como una investigación de tipo exploratorio, descriptiva. Los resultados de la jerarquización de los recursos intangibles indican como relevantes en las fases del sistema de innovación: Reputación Institucional. Formación y desarrollo del Recurso Humano, Capacidad de Innovación. Intangible resources and innovation systems are important in generating knowledge that contributes to developing nations. The purpose of this study is to ranking the present Intangible Resources in Higher Education Institutions (HEIs) as part of the Systems of Innovation. We performed an exploratory research, descriptive. The results of the ranking of relevant intangible assets as indicated in the phases of the innovation system: Institutional Reputation. Human Resource Training, innovation. Intangible resources enhance knowledge management processes and innovations in higher education institutions.

La creación de la Compañía Telefónica Nacional de España vista a través de su Consejo de Administración

La creación de la Compañía Telefónica Nacional de España (CTNE), en abril de 1924, y la concesión del sistema telefónico nacional a esta compañía, cuatro meses más tarde, es asunto que sigue despertando el interés de los investigadores, por cuanto ésta se produjo mediante adjudicación directa, sin subasta ni concurso, a partir de la intervención directa de la multinacional americana ITT, presidida por Sosthenes Behn. El Trabajo examina la cronología de los hechos desde el punto de vista de las actas del Consejo de Administración y del Comité Ejecutivo de la CTNE, correspondientes a los años 1924 y 1925, tratando de abarcar un periodo de tiempo crucial para la historia de las telecomunicaciones de nuestro país. Este periodo comprende desde la llegada de Sosthenes Behn, en 1923, hasta finales de 1925, momento en el cual la CTNE había adquirido los derechos de explotación de la mayor parte de las redes telefónicas que se encontraban anteriormente en manos públicas y privadas. Quedan documentadas todas las visitas de Sosthenes Behn a España durante aquel tiempo y las gestiones que llevó a cabo en cada una de ellas para la consecución de sus objetivos. El Trabajo estudia el proceso inicial de creación de la empresa española y de adjudicación del servicio telefónico nacional, examinando con detenimiento los contratos privados suscritos entre la ITT y la CTNE. Se adentra además, de mano de las actas de sus órganos directivos, en la primera etapa del negocio de la compañía, poniendo en contexto la información que ya se conocía sobre la marcha de sus proyectos y que hasta ahora había sido estudiada por medio de otros documentos históricos. Las actas han permitido conocer las decisiones tomadas por la Dirección de la compañía durante estos primeros meses de actividad y los motivos que llevaron a emprender cada una de estas acciones.

La protección civil municipal: análisis de los distintos tipos de gestión y propuesta metodológica de planificación

Mediante la elaboración de esta tesis doctoral se pretende diseñar un sistema para la realización del plan de autoprotección en industrias con riesgo de incendio dentro de un polígono industrial. Para desarrollar esta línea de investigación se realizará una investigación cartográfica así como un reconocimiento visual de las distintas empresas industriales, de actividades heterogéneas, seleccionadas por su emplazamiento y condiciones. Este tipo de industria es esencial en el sistema económico nacional, ya que dota de recursos y servicios al tejido social, además de tener una relación directa con la generación de riqueza y por tanto incide de forma positiva en el empleo de cualquier región. Estas razones y otras son determinantes para fomentar el progreso, si bien nunca a expensas de la seguridad de los empleados que hacen posible la línea de producción así como de los posibles viandantes que transcurran por la zona de impacto en caso de incidentes como por ejemplo un incendio que afecte a cualquiera de los locales y/o empresas que se emplazen en los denominados polígonos industriales. La tesis incluye trabajos experimentales de los que se extraen recomendaciones y conclusiones encaminadas a la optimización de la instrumentalización utilizada, las técnicas de observación, diseño y cálculo necesarias que determinarán el acercamiento al método propuesto para nuestra valoración del riesgo por incendio. Las posibles emergencias que pueden darse a nivel de industrias localizadas en polígonos industriales son diversas y numerosas. De todas ellas se elige abordar el caso de “incendio” por su casuística más numerosa. No obstante, la planificación orientada desde el prisma de la investigación de esta tesis puede estenderse a cualquier otro riesgo, lo que se aportará como líneas futuras de investigación. Las aproximaciones y etapas de los trabajos que forman parte de esta investigación se han integrado en cada capítulo y son las siguientes: En primer lugar un capítulo de Introducción, en el que se realiza una reflexión justificada de la elección del tema tratado, se formula la hipótesis de partida y se enumeran los distintos objetivos que se pretenden alcanzar. En el segundo capítulo, titulado Aspectos de la Protección Civil en la Constitución Española de 1978, se ha realizado un estudio exhaustivo de la Constitución en todo lo relacionado con el ámbito de la protección, haciendo especial énfasis en las distintas competencias según el tipo de administración que corresponda en cada caso, así como las obligaciones y deberes que corresponden a los ciudadanos en caso de catástrofe. Así mismo se analizan especialmente los casos de Guerra y el estado de Alarma. En el tercer capítulo, titulado Repuesta de las administraciones públicas ante emergencias colectivas, se trata de formular el adecuado sistema de repuesta que sería preciso para tratar de mitigar desastres y catástrofes. Se analizan los distintos sistemas de gestión de emergencias constatando en cada caso los pros y los contras de cada uno. Se pretende con ello servir de ayuda en la toma de decisiones de manera coherente y racional. El capítulo cuarto, denominado Planes Locales de emergencia. Estudio en las distintas administraciones, se ha pormenorizado en la presentación así como puesta en funcionamiento de los planes, comparando los datos obtenidos entre ellos para concluir en un punto informativo que nos lleva a la realidad de la planificación. Para la realización y desarrollo de los capítulos 5 y 6, llamados Análisis de la Norma Básica de Autoprotección y Métodos de evaluación del riesgo de Incendio, se estudia la normativa actual en autoprotección prestando atención a los antecedentes históricos así como a todas las figuras que intervienen en la misma. Se analizan los distintos métodos actuales para la valoración del riesgo por incendio en industrias. Este aspecto es de carácter imprescindible en la protección civil de los ciudadanos pero también es de especial importancia en las compañías aseguradoras. En el capítulo 7, Propuesta metodológica, se propone y justifica la necesidad de establecer una metodología de estudio para estos casos de riesgo por incendio en industrias para así, acortar el tiempo de respuesta de los servicios de emergencia hasta la zona, así como dotar de información imprescindible sobre el riesgo a trabajadores y transeúntes. El último capítulo se refiere a las Conclusiones, donde se establecen y enuncian una serie de conclusiones y resultados como consecuencia de la investigación desarrollada, para finalizar esta tesis doctoral enunciando posibles desarrollos y líneas de investigación futuros. ABSTRACT The development of this thesis is to design a system for the implementation of the plan of self-protection in industries with risk of fire in an industrial park. To develop this line of research will be done cartographic research as well as visual recognition of the distinct and heterogeneous industrial companies selected by its location and conditions. This type of industry is an essential part in the economic national system providing economic resources to society as well as with a direct relationship in unemployment. For this reason it is crucial to promote their progress, but never at the expense of the security of the employees that make the line of production as well as possible walkers that pass by the area of impact in the event of a fire affecting the company. The thesis includes experimental works which are extracted recommendations and conclusions aimed at optimization of used exploit, techniques of observation, design and calculation needed to determine the approach to the method proposed for our assessment of the risk from fire. The approaches and stages of works that are part of this research have been integrated into each chapter and are as follows: In the first chapter, holder introduction, perform a supporting reflection of the choice of the subject matter, is formulated the hypothesis of departure and listed the different objectives that are intended to achieve. In the second chapter, holder aspects of Civil Protection in the Spanish Constitution of 1978, examines an exhaustive study of the Constitution in everything related to the scope of protection. With an emphasis on individual skills according to the type of management with corresponding in each case, as well as the obligations and duties which correspond to citizens in the event of a catastrophe. Also analyzes the particular cases of war and the State of alarm. In the third chapter, holder public administrations collective emergency response, discussed trafficking in defining the proper system response that would be precise to address disasters and catastrophes. We discusses the different systems of emergency management in each case, we pretend the pros and cons of each. We tried that this serve as decision-making aid coherent and rational way. The fourth chapter is holder Local Emergency Plans (LEP). Study on the different administrations, has detailed in the presentation as well as operation of the LEP, comparing the data between them to conclude in an information point that leads us to the reality of planning. For the realization and development of chapters 5 and 6, holder Analysis of the basic rule of self-protection and fire risk assessment methods, paying attention to the historical background as well as all the figures involved in the same studies with the current rules of self-protection. The current methods for the estimation of the risk are analyzed by fire in industries. This aspect is essential in the civil protection of the citizens, but it is also of special importance for insurance companies. The seventh chapter, holder Methodological proposal, we propose and justifies the need to establish a methodology for these cases of risk by fire in industries. That shorts the response time of emergency services to the area, and provides essential information about the risk to workers and walkers. The last chapter refers to the Conclusions, laying down a series of results as a consequence of the previous chapters to complete billing possible developments and research future.

Estudio de Percepciones sobre Programas de Formación e Institucionalidad en Seguridad Alimentaria y Nutricional (SAN) en Honduras

El hambre es un problema que afecta en la actualidad a más de 1,000 millones de personas en el mundo, de los cuales 53 millones están en América Latina. Honduras no es ajena a ese problema, el 12% de su población no dispone de los alimentos suficientes para una vida saludable. En los últimos años, organizaciones de prestigio internacional han estudiado el problema y planteado diversas estrategias de solución; es vital el compromiso político de los estados y la participación de instituciones y personas con voluntad y capacidad de aplicar dichas estrategias en los territorios más desfavorecidos. Con el objetivo de conocer la situación en Honduras sobre programas de formación e institucionalidad en Seguridad Alimentaria Nutricional (SAN), se realizó un estudio de percepciones entre profesionales de distintos sectores y con vinculación comprobada con el tema. La educación superior en el país es considerada entre poco y nada pertinente con la SAN por la mayoría de los encuestados. Un alto porcentaje de ellos cree que se debe aumentar la oferta de formación en SAN y definen el nivel de pregrado como más importante. Existen diversas instancias de coordinación alrededor del tema y la mayoría visualiza diversos beneficios de las mismas, pero se necesita más coordinación para incidir a nivel de políticas públicas. La participación de las universidades en estos espacios es considerada poco relevante; sugiriendo que deberían jugar un rol más determinante, especialmente en la investigación y generación de información. Por la gravedad del problema y con el objetivo de una mayor sensibilización e integralidad de esfuerzos, además de la creación de programas específicos, se sugiere que la SAN sea abordada de manera transversal en el sistema educativo nacional

Nomenclátor Geográfico Básico de España v.1.0

El Nomenclátor Geográfico Básico de España (NGBE) es un proyecto desarrollado por el Registro Central de Cartografía (RCC) del Instituto Geográfico Nacional (IGN) en cumplimiento con lo establecido en el Real Decreto 1545/2007, de 23 de noviembre, por el cual se regula el Sistema Cartográfico Nacional. La formación de la primera versión del Nomenclátor Geográfico Básico de España se ha realizado en el período comprendido entre los años 2010 y 2012 y ha consistido en la depuración de los nombres geográficos procedentes de la cartografía del Instituto Geográfico Nacional a escala 1:25.000 a través de una metodología generada en el marco de este proyecto y estructurando el resultado en función del modelo de nomenclátor de INSPIRE (D2.8.I.3 INSPIRE Data Specification on Geographical Names-Guidelines).

Run-Time Scalable Hardware for Reconfigurable Systems

La optimización de parámetros tales como el consumo de potencia, la cantidad de recursos lógicos empleados o la ocupación de memoria ha sido siempre una de las preocupaciones principales a la hora de diseñar sistemas embebidos. Esto es debido a que se trata de sistemas dotados de una cantidad de recursos limitados, y que han sido tradicionalmente empleados para un propósito específico, que permanece invariable a lo largo de toda la vida útil del sistema. Sin embargo, el uso de sistemas embebidos se ha extendido a áreas de aplicación fuera de su ámbito tradicional, caracterizadas por una mayor demanda computacional. Así, por ejemplo, algunos de estos sistemas deben llevar a cabo un intenso procesado de señales multimedia o la transmisión de datos mediante sistemas de comunicaciones de alta capacidad. Por otra parte, las condiciones de operación del sistema pueden variar en tiempo real. Esto sucede, por ejemplo, si su funcionamiento depende de datos medidos por el propio sistema o recibidos a través de la red, de las demandas del usuario en cada momento, o de condiciones internas del propio dispositivo, tales como la duración de la batería. Como consecuencia de la existencia de requisitos de operación dinámicos es necesario ir hacia una gestión dinámica de los recursos del sistema. Si bien el software es inherentemente flexible, no ofrece una potencia computacional tan alta como el hardware. Por lo tanto, el hardware reconfigurable aparece como una solución adecuada para tratar con mayor flexibilidad los requisitos variables dinámicamente en sistemas con alta demanda computacional. La flexibilidad y adaptabilidad del hardware requieren de dispositivos reconfigurables que permitan la modificación de su funcionalidad bajo demanda. En esta tesis se han seleccionado las FPGAs (Field Programmable Gate Arrays) como los dispositivos más apropiados, hoy en día, para implementar sistemas basados en hardware reconfigurable De entre todas las posibilidades existentes para explotar la capacidad de reconfiguración de las FPGAs comerciales, se ha seleccionado la reconfiguración dinámica y parcial. Esta técnica consiste en substituir una parte de la lógica del dispositivo, mientras el resto continúa en funcionamiento. La capacidad de reconfiguración dinámica y parcial de las FPGAs es empleada en esta tesis para tratar con los requisitos de flexibilidad y de capacidad computacional que demandan los dispositivos embebidos. La propuesta principal de esta tesis doctoral es el uso de arquitecturas de procesamiento escalables espacialmente, que son capaces de adaptar su funcionalidad y rendimiento en tiempo real, estableciendo un compromiso entre dichos parámetros y la cantidad de lógica que ocupan en el dispositivo. A esto nos referimos con arquitecturas con huellas escalables. En particular, se propone el uso de arquitecturas altamente paralelas, modulares, regulares y con una alta localidad en sus comunicaciones, para este propósito. El tamaño de dichas arquitecturas puede ser modificado mediante la adición o eliminación de algunos de los módulos que las componen, tanto en una dimensión como en dos. Esta estrategia permite implementar soluciones escalables, sin tener que contar con una versión de las mismas para cada uno de los tamaños posibles de la arquitectura. De esta manera se reduce significativamente el tiempo necesario para modificar su tamaño, así como la cantidad de memoria necesaria para almacenar todos los archivos de configuración. En lugar de proponer arquitecturas para aplicaciones específicas, se ha optado por patrones de procesamiento genéricos, que pueden ser ajustados para solucionar distintos problemas en el estado del arte. A este respecto, se proponen patrones basados en esquemas sistólicos, así como de tipo wavefront. Con el objeto de poder ofrecer una solución integral, se han tratado otros aspectos relacionados con el diseño y el funcionamiento de las arquitecturas, tales como el control del proceso de reconfiguración de la FPGA, la integración de las arquitecturas en el resto del sistema, así como las técnicas necesarias para su implementación. Por lo que respecta a la implementación, se han tratado distintos aspectos de bajo nivel dependientes del dispositivo. Algunas de las propuestas realizadas a este respecto en la presente tesis doctoral son un router que es capaz de garantizar el correcto rutado de los módulos reconfigurables dentro del área destinada para ellos, así como una estrategia para la comunicación entre módulos que no introduce ningún retardo ni necesita emplear recursos configurables del dispositivo. El flujo de diseño propuesto se ha automatizado mediante una herramienta denominada DREAMS. La herramienta se encarga de la modificación de las netlists correspondientes a cada uno de los módulos reconfigurables del sistema, y que han sido generadas previamente mediante herramientas comerciales. Por lo tanto, el flujo propuesto se entiende como una etapa de post-procesamiento, que adapta esas netlists a los requisitos de la reconfiguración dinámica y parcial. Dicha modificación la lleva a cabo la herramienta de una forma completamente automática, por lo que la productividad del proceso de diseño aumenta de forma evidente. Para facilitar dicho proceso, se ha dotado a la herramienta de una interfaz gráfica. El flujo de diseño propuesto, y la herramienta que lo soporta, tienen características específicas para abordar el diseño de las arquitecturas dinámicamente escalables propuestas en esta tesis. Entre ellas está el soporte para el realojamiento de módulos reconfigurables en posiciones del dispositivo distintas a donde el módulo es originalmente implementado, así como la generación de estructuras de comunicación compatibles con la simetría de la arquitectura. El router has sido empleado también en esta tesis para obtener un rutado simétrico entre nets equivalentes. Dicha posibilidad ha sido explotada para aumentar la protección de circuitos con altos requisitos de seguridad, frente a ataques de canal lateral, mediante la implantación de lógica complementaria con rutado idéntico. Para controlar el proceso de reconfiguración de la FPGA, se propone en esta tesis un motor de reconfiguración especialmente adaptado a los requisitos de las arquitecturas dinámicamente escalables. Además de controlar el puerto de reconfiguración, el motor de reconfiguración ha sido dotado de la capacidad de realojar módulos reconfigurables en posiciones arbitrarias del dispositivo, en tiempo real. De esta forma, basta con generar un único bitstream por cada módulo reconfigurable del sistema, independientemente de la posición donde va a ser finalmente reconfigurado. La estrategia seguida para implementar el proceso de realojamiento de módulos es diferente de las propuestas existentes en el estado del arte, pues consiste en la composición de los archivos de configuración en tiempo real. De esta forma se consigue aumentar la velocidad del proceso, mientras que se reduce la longitud de los archivos de configuración parciales a almacenar en el sistema. El motor de reconfiguración soporta módulos reconfigurables con una altura menor que la altura de una región de reloj del dispositivo. Internamente, el motor se encarga de la combinación de los frames que describen el nuevo módulo, con la configuración existente en el dispositivo previamente. El escalado de las arquitecturas de procesamiento propuestas en esta tesis también se puede beneficiar de este mecanismo. Se ha incorporado también un acceso directo a una memoria externa donde se pueden almacenar bitstreams parciales. Para acelerar el proceso de reconfiguración se ha hecho funcionar el ICAP por encima de la máxima frecuencia de reloj aconsejada por el fabricante. Así, en el caso de Virtex-5, aunque la máxima frecuencia del reloj deberían ser 100 MHz, se ha conseguido hacer funcionar el puerto de reconfiguración a frecuencias de operación de hasta 250 MHz, incluyendo el proceso de realojamiento en tiempo real. Se ha previsto la posibilidad de portar el motor de reconfiguración a futuras familias de FPGAs. Por otro lado, el motor de reconfiguración se puede emplear para inyectar fallos en el propio dispositivo hardware, y así ser capaces de evaluar la tolerancia ante los mismos que ofrecen las arquitecturas reconfigurables. Los fallos son emulados mediante la generación de archivos de configuración a los que intencionadamente se les ha introducido un error, de forma que se modifica su funcionalidad. Con el objetivo de comprobar la validez y los beneficios de las arquitecturas propuestas en esta tesis, se han seguido dos líneas principales de aplicación. En primer lugar, se propone su uso como parte de una plataforma adaptativa basada en hardware evolutivo, con capacidad de escalabilidad, adaptabilidad y recuperación ante fallos. En segundo lugar, se ha desarrollado un deblocking filter escalable, adaptado a la codificación de vídeo escalable, como ejemplo de aplicación de las arquitecturas de tipo wavefront propuestas. El hardware evolutivo consiste en el uso de algoritmos evolutivos para diseñar hardware de forma autónoma, explotando la flexibilidad que ofrecen los dispositivos reconfigurables. En este caso, los elementos de procesamiento que componen la arquitectura son seleccionados de una biblioteca de elementos presintetizados, de acuerdo con las decisiones tomadas por el algoritmo evolutivo, en lugar de definir la configuración de las mismas en tiempo de diseño. De esta manera, la configuración del core puede cambiar cuando lo hacen las condiciones del entorno, en tiempo real, por lo que se consigue un control autónomo del proceso de reconfiguración dinámico. Así, el sistema es capaz de optimizar, de forma autónoma, su propia configuración. El hardware evolutivo tiene una capacidad inherente de auto-reparación. Se ha probado que las arquitecturas evolutivas propuestas en esta tesis son tolerantes ante fallos, tanto transitorios, como permanentes y acumulativos. La plataforma evolutiva se ha empleado para implementar filtros de eliminación de ruido. La escalabilidad también ha sido aprovechada en esta aplicación. Las arquitecturas evolutivas escalables permiten la adaptación autónoma de los cores de procesamiento ante fluctuaciones en la cantidad de recursos disponibles en el sistema. Por lo tanto, constituyen un ejemplo de escalabilidad dinámica para conseguir un determinado nivel de calidad, que puede variar en tiempo real. Se han propuesto dos variantes de sistemas escalables evolutivos. El primero consiste en un único core de procesamiento evolutivo, mientras que el segundo está formado por un número variable de arrays de procesamiento. La codificación de vídeo escalable, a diferencia de los codecs no escalables, permite la decodificación de secuencias de vídeo con diferentes niveles de calidad, de resolución temporal o de resolución espacial, descartando la información no deseada. Existen distintos algoritmos que soportan esta característica. En particular, se va a emplear el estándar Scalable Video Coding (SVC), que ha sido propuesto como una extensión de H.264/AVC, ya que este último es ampliamente utilizado tanto en la industria, como a nivel de investigación. Para poder explotar toda la flexibilidad que ofrece el estándar, hay que permitir la adaptación de las características del decodificador en tiempo real. El uso de las arquitecturas dinámicamente escalables es propuesto en esta tesis con este objetivo. El deblocking filter es un algoritmo que tiene como objetivo la mejora de la percepción visual de la imagen reconstruida, mediante el suavizado de los "artefactos" de bloque generados en el lazo del codificador. Se trata de una de las tareas más intensivas en procesamiento de datos de H.264/AVC y de SVC, y además, su carga computacional es altamente dependiente del nivel de escalabilidad seleccionado en el decodificador. Por lo tanto, el deblocking filter ha sido seleccionado como prueba de concepto de la aplicación de las arquitecturas dinámicamente escalables para la compresión de video. La arquitectura propuesta permite añadir o eliminar unidades de computación, siguiendo un esquema de tipo wavefront. La arquitectura ha sido propuesta conjuntamente con un esquema de procesamiento en paralelo del deblocking filter a nivel de macrobloque, de tal forma que cuando se varía del tamaño de la arquitectura, el orden de filtrado de los macrobloques varia de la misma manera. El patrón propuesto se basa en la división del procesamiento de cada macrobloque en dos etapas independientes, que se corresponden con el filtrado horizontal y vertical de los bloques dentro del macrobloque. Las principales contribuciones originales de esta tesis son las siguientes: - El uso de arquitecturas altamente regulares, modulares, paralelas y con una intensa localidad en sus comunicaciones, para implementar cores de procesamiento dinámicamente reconfigurables. - El uso de arquitecturas bidimensionales, en forma de malla, para construir arquitecturas dinámicamente escalables, con una huella escalable. De esta forma, las arquitecturas permiten establecer un compromiso entre el área que ocupan en el dispositivo, y las prestaciones que ofrecen en cada momento. Se proponen plantillas de procesamiento genéricas, de tipo sistólico o wavefront, que pueden ser adaptadas a distintos problemas de procesamiento. - Un flujo de diseño y una herramienta que lo soporta, para el diseño de sistemas reconfigurables dinámicamente, centradas en el diseño de las arquitecturas altamente paralelas, modulares y regulares propuestas en esta tesis. - Un esquema de comunicaciones entre módulos reconfigurables que no introduce ningún retardo ni requiere el uso de recursos lógicos propios. - Un router flexible, capaz de resolver los conflictos de rutado asociados con el diseño de sistemas reconfigurables dinámicamente. - Un algoritmo de optimización para sistemas formados por múltiples cores escalables que optimice, mediante un algoritmo genético, los parámetros de dicho sistema. Se basa en un modelo conocido como el problema de la mochila. - Un motor de reconfiguración adaptado a los requisitos de las arquitecturas altamente regulares y modulares. Combina una alta velocidad de reconfiguración, con la capacidad de realojar módulos en tiempo real, incluyendo el soporte para la reconfiguración de regiones que ocupan menos que una región de reloj, así como la réplica de un módulo reconfigurable en múltiples posiciones del dispositivo. - Un mecanismo de inyección de fallos que, empleando el motor de reconfiguración del sistema, permite evaluar los efectos de fallos permanentes y transitorios en arquitecturas reconfigurables. - La demostración de las posibilidades de las arquitecturas propuestas en esta tesis para la implementación de sistemas de hardware evolutivos, con una alta capacidad de procesamiento de datos. - La implementación de sistemas de hardware evolutivo escalables, que son capaces de tratar con la fluctuación de la cantidad de recursos disponibles en el sistema, de una forma autónoma. - Una estrategia de procesamiento en paralelo para el deblocking filter compatible con los estándares H.264/AVC y SVC que reduce el número de ciclos de macrobloque necesarios para procesar un frame de video. - Una arquitectura dinámicamente escalable que permite la implementación de un nuevo deblocking filter, totalmente compatible con los estándares H.264/AVC y SVC, que explota el paralelismo a nivel de macrobloque. El presente documento se organiza en siete capítulos. En el primero se ofrece una introducción al marco tecnológico de esta tesis, especialmente centrado en la reconfiguración dinámica y parcial de FPGAs. También se motiva la necesidad de las arquitecturas dinámicamente escalables propuestas en esta tesis. En el capítulo 2 se describen las arquitecturas dinámicamente escalables. Dicha descripción incluye la mayor parte de las aportaciones a nivel arquitectural realizadas en esta tesis. Por su parte, el flujo de diseño adaptado a dichas arquitecturas se propone en el capítulo 3. El motor de reconfiguración se propone en el 4, mientras que el uso de dichas arquitecturas para implementar sistemas de hardware evolutivo se aborda en el 5. El deblocking filter escalable se describe en el 6, mientras que las conclusiones finales de esta tesis, así como la descripción del trabajo futuro, son abordadas en el capítulo 7. ABSTRACT The optimization of system parameters, such as power dissipation, the amount of hardware resources and the memory footprint, has been always a main concern when dealing with the design of resource-constrained embedded systems. This situation is even more demanding nowadays. Embedded systems cannot anymore be considered only as specific-purpose computers, designed for a particular functionality that remains unchanged during their lifetime. Differently, embedded systems are now required to deal with more demanding and complex functions, such as multimedia data processing and high-throughput connectivity. In addition, system operation may depend on external data, the user requirements or internal variables of the system, such as the battery life-time. All these conditions may vary at run-time, leading to adaptive scenarios. As a consequence of both the growing computational complexity and the existence of dynamic requirements, dynamic resource management techniques for embedded systems are needed. Software is inherently flexible, but it cannot meet the computing power offered by hardware solutions. Therefore, reconfigurable hardware emerges as a suitable technology to deal with the run-time variable requirements of complex embedded systems. Adaptive hardware requires the use of reconfigurable devices, where its functionality can be modified on demand. In this thesis, Field Programmable Gate Arrays (FPGAs) have been selected as the most appropriate commercial technology existing nowadays to implement adaptive hardware systems. There are different ways of exploiting reconfigurability in reconfigurable devices. Among them is dynamic and partial reconfiguration. This is a technique which consists in substituting part of the FPGA logic on demand, while the rest of the device continues working. The strategy followed in this thesis is to exploit the dynamic and partial reconfiguration of commercial FPGAs to deal with the flexibility and complexity demands of state-of-the-art embedded systems. The proposal of this thesis to deal with run-time variable system conditions is the use of spatially scalable processing hardware IP cores, which are able to adapt their functionality or performance at run-time, trading them off with the amount of logic resources they occupy in the device. This is referred to as a scalable footprint in the context of this thesis. The distinguishing characteristic of the proposed cores is that they rely on highly parallel, modular and regular architectures, arranged in one or two dimensions. These architectures can be scaled by means of the addition or removal of the composing blocks. This strategy avoids implementing a full version of the core for each possible size, with the corresponding benefits in terms of scaling and adaptation time, as well as bitstream storage memory requirements. Instead of providing specific-purpose architectures, generic architectural templates, which can be tuned to solve different problems, are proposed in this thesis. Architectures following both systolic and wavefront templates have been selected. Together with the proposed scalable architectural templates, other issues needed to ensure the proper design and operation of the scalable cores, such as the device reconfiguration control, the run-time management of the architecture and the implementation techniques have been also addressed in this thesis. With regard to the implementation of dynamically reconfigurable architectures, device dependent low-level details are addressed. Some of the aspects covered in this thesis are the area constrained routing for reconfigurable modules, or an inter-module communication strategy which does not introduce either extra delay or logic overhead. The system implementation, from the hardware description to the device configuration bitstream, has been fully automated by modifying the netlists corresponding to each of the system modules, which are previously generated using the vendor tools. This modification is therefore envisaged as a post-processing step. Based on these implementation proposals, a design tool called DREAMS (Dynamically Reconfigurable Embedded and Modular Systems) has been created, including a graphic user interface. The tool has specific features to cope with modular and regular architectures, including the support for module relocation and the inter-module communications scheme based on the symmetry of the architecture. The core of the tool is a custom router, which has been also exploited in this thesis to obtain symmetric routed nets, with the aim of enhancing the protection of critical reconfigurable circuits against side channel attacks. This is achieved by duplicating the logic with an exactly equal routing. In order to control the reconfiguration process of the FPGA, a Reconfiguration Engine suited to the specific requirements set by the proposed architectures was also proposed. Therefore, in addition to controlling the reconfiguration port, the Reconfiguration Engine has been enhanced with the online relocation ability, which allows employing a unique configuration bitstream for all the positions where the module may be placed in the device. Differently to the existing relocating solutions, which are based on bitstream parsers, the proposed approach is based on the online composition of bitstreams. This strategy allows increasing the speed of the process, while the length of partial bitstreams is also reduced. The height of the reconfigurable modules can be lower than the height of a clock region. The Reconfiguration Engine manages the merging process of the new and the existing configuration frames within each clock region. The process of scaling up and down the hardware cores also benefits from this technique. A direct link to an external memory where partial bitstreams can be stored has been also implemented. In order to accelerate the reconfiguration process, the ICAP has been overclocked over the speed reported by the manufacturer. In the case of Virtex-5, even though the maximum frequency of the ICAP is reported to be 100 MHz, valid operations at 250 MHz have been achieved, including the online relocation process. Portability of the reconfiguration solution to today's and probably, future FPGAs, has been also considered. The reconfiguration engine can be also used to inject faults in real hardware devices, and this way being able to evaluate the fault tolerance offered by the reconfigurable architectures. Faults are emulated by introducing partial bitstreams intentionally modified to provide erroneous functionality. To prove the validity and the benefits offered by the proposed architectures, two demonstration application lines have been envisaged. First, scalable architectures have been employed to develop an evolvable hardware platform with adaptability, fault tolerance and scalability properties. Second, they have been used to implement a scalable deblocking filter suited to scalable video coding. Evolvable Hardware is the use of evolutionary algorithms to design hardware in an autonomous way, exploiting the flexibility offered by reconfigurable devices. In this case, processing elements composing the architecture are selected from a presynthesized library of processing elements, according to the decisions taken by the algorithm, instead of being decided at design time. This way, the configuration of the array may change as run-time environmental conditions do, achieving autonomous control of the dynamic reconfiguration process. Thus, the self-optimization property is added to the native self-configurability of the dynamically scalable architectures. In addition, evolvable hardware adaptability inherently offers self-healing features. The proposal has proved to be self-tolerant, since it is able to self-recover from both transient and cumulative permanent faults. The proposed evolvable architecture has been used to implement noise removal image filters. Scalability has been also exploited in this application. Scalable evolvable hardware architectures allow the autonomous adaptation of the processing cores to a fluctuating amount of resources available in the system. Thus, it constitutes an example of the dynamic quality scalability tackled in this thesis. Two variants have been proposed. The first one consists in a single dynamically scalable evolvable core, and the second one contains a variable number of processing cores. Scalable video is a flexible approach for video compression, which offers scalability at different levels. Differently to non-scalable codecs, a scalable video bitstream can be decoded with different levels of quality, spatial or temporal resolutions, by discarding the undesired information. The interest in this technology has been fostered by the development of the Scalable Video Coding (SVC) standard, as an extension of H.264/AVC. In order to exploit all the flexibility offered by the standard, it is necessary to adapt the characteristics of the decoder to the requirements of each client during run-time. The use of dynamically scalable architectures is proposed in this thesis with this aim. The deblocking filter algorithm is the responsible of improving the visual perception of a reconstructed image, by smoothing blocking artifacts generated in the encoding loop. This is one of the most computationally intensive tasks of the standard, and furthermore, it is highly dependent on the selected scalability level in the decoder. Therefore, the deblocking filter has been selected as a proof of concept of the implementation of dynamically scalable architectures for video compression. The proposed architecture allows the run-time addition or removal of computational units working in parallel to change its level of parallelism, following a wavefront computational pattern. Scalable architecture is offered together with a scalable parallelization strategy at the macroblock level, such that when the size of the architecture changes, the macroblock filtering order is modified accordingly. The proposed pattern is based on the division of the macroblock processing into two independent stages, corresponding to the horizontal and vertical filtering of the blocks within the macroblock. The main contributions of this thesis are: - The use of highly parallel, modular, regular and local architectures to implement dynamically reconfigurable processing IP cores, for data intensive applications with flexibility requirements. - The use of two-dimensional mesh-type arrays as architectural templates to build dynamically reconfigurable IP cores, with a scalable footprint. The proposal consists in generic architectural templates, which can be tuned to solve different computational problems. •A design flow and a tool targeting the design of DPR systems, focused on highly parallel, modular and local architectures. - An inter-module communication strategy, which does not introduce delay or area overhead, named Virtual Borders. - A custom and flexible router to solve the routing conflicts as well as the inter-module communication problems, appearing during the design of DPR systems. - An algorithm addressing the optimization of systems composed of multiple scalable cores, which size can be decided individually, to optimize the system parameters. It is based on a model known as the multi-dimensional multi-choice Knapsack problem. - A reconfiguration engine tailored to the requirements of highly regular and modular architectures. It combines a high reconfiguration throughput with run-time module relocation capabilities, including the support for sub-clock reconfigurable regions and the replication in multiple positions. - A fault injection mechanism which takes advantage of the system reconfiguration engine, as well as the modularity of the proposed reconfigurable architectures, to evaluate the effects of transient and permanent faults in these architectures. - The demonstration of the possibilities of the architectures proposed in this thesis to implement evolvable hardware systems, while keeping a high processing throughput. - The implementation of scalable evolvable hardware systems, which are able to adapt to the fluctuation of the amount of resources available in the system, in an autonomous way. - A parallelization strategy for the H.264/AVC and SVC deblocking filter, which reduces the number of macroblock cycles needed to process the whole frame. - A dynamically scalable architecture that permits the implementation of a novel deblocking filter module, fully compliant with the H.264/AVC and SVC standards, which exploits the macroblock level parallelism of the algorithm. This document is organized in seven chapters. In the first one, an introduction to the technology framework of this thesis, specially focused on dynamic and partial reconfiguration, is provided. The need for the dynamically scalable processing architectures proposed in this work is also motivated in this chapter. In chapter 2, dynamically scalable architectures are described. Description includes most of the architectural contributions of this work. The design flow tailored to the scalable architectures, together with the DREAMs tool provided to implement them, are described in chapter 3. The reconfiguration engine is described in chapter 4. The use of the proposed scalable archtieectures to implement evolvable hardware systems is described in chapter 5, while the scalable deblocking filter is described in chapter 6. Final conclusions of this thesis, and the description of future work, are addressed in chapter 7.