Optimización de aperturas mediante técnicas de algoritmos evolutivos

Los sistemas de imagen por ultrasonidos son hoy una herramienta indispensable en aplicaciones de diagnóstico en medicina y son cada vez más utilizados en aplicaciones industriales en el área de ensayos no destructivos. El array es el elemento primario de estos sistemas y su diseño determina las características de los haces que se pueden construir (forma y tamaño del lóbulo principal, de los lóbulos secundarios y de rejilla, etc.), condicionando la calidad de las imágenes que pueden conseguirse. En arrays regulares la distancia máxima entre elementos se establece en media longitud de onda para evitar la formación de artefactos. Al mismo tiempo, la resolución en la imagen de los objetos presentes en la escena aumenta con el tamaño total de la apertura, por lo que una pequeña mejora en la calidad de la imagen se traduce en un aumento significativo del número de elementos del transductor. Esto tiene, entre otras, las siguientes consecuencias: Problemas de fabricación de los arrays por la gran densidad de conexiones (téngase en cuenta que en aplicaciones típicas de imagen médica, el valor de la longitud de onda es de décimas de milímetro) Baja relación señal/ruido y, en consecuencia, bajo rango dinámico de las señales por el reducido tamaño de los elementos. Complejidad de los equipos que deben manejar un elevado número de canales independientes. Por ejemplo, se necesitarían 10.000 elementos separados λ 2 para una apertura cuadrada de 50 λ. Una forma sencilla para resolver estos problemas existen alternativas que reducen el número de elementos activos de un array pleno, sacrificando hasta cierto punto la calidad de imagen, la energía emitida, el rango dinámico, el contraste, etc. Nosotros planteamos una estrategia diferente, y es desarrollar una metodología de optimización capaz de hallar de forma sistemática configuraciones de arrays de ultrasonido adaptados a aplicaciones específicas. Para realizar dicha labor proponemos el uso de los algoritmos evolutivos para buscar y seleccionar en el espacio de configuraciones de arrays aquellas que mejor se adaptan a los requisitos fijados por cada aplicación. En la memoria se trata el problema de la codificación de las configuraciones de arrays para que puedan ser utilizados como individuos de la población sobre la que van a actuar los algoritmos evolutivos. También se aborda la definición de funciones de idoneidad que permitan realizar comparaciones entre dichas configuraciones de acuerdo con los requisitos y restricciones de cada problema de diseño. Finalmente, se propone emplear el algoritmo multiobjetivo NSGA II como herramienta primaria de optimización y, a continuación, utilizar algoritmos mono-objetivo tipo Simulated Annealing para seleccionar y retinar las soluciones proporcionadas por el NSGA II. Muchas de las funciones de idoneidad que definen las características deseadas del array a diseñar se calculan partir de uno o más patrones de radiación generados por cada solución candidata. La obtención de estos patrones con los métodos habituales de simulación de campo acústico en banda ancha requiere tiempos de cálculo muy grandes que pueden hacer inviable el proceso de optimización con algoritmos evolutivos en la práctica. Como solución, se propone un método de cálculo en banda estrecha que reduce en, al menos, un orden de magnitud el tiempo de cálculo necesario Finalmente se presentan una serie de ejemplos, con arrays lineales y bidimensionales, para validar la metodología de diseño propuesta comparando experimentalmente las características reales de los diseños construidos con las predicciones del método de optimización. ABSTRACT Currently, the ultrasound imaging system is one of the powerful tools in medical diagnostic and non-destructive testing for industrial applications. Ultrasonic arrays design determines the beam characteristics (main and secondary lobes, beam pattern, etc...) which assist to enhance the image resolution. The maximum distance between the elements of the array should be the half of the wavelength to avoid the formation of grating lobes. At the same time, the image resolution of the target in the region of interest increases with the aperture size. Consequently, the larger number of elements in arrays assures the better image quality but this improvement contains the following drawbacks: Difficulties in the arrays manufacturing due to the large connection density. Low noise to signal ratio. Complexity of the ultrasonic system to handle large number of channels. The easiest way to resolve these issues is to reduce the number of active elements in full arrays, but on the other hand the image quality, dynamic range, contrast, etc, are compromised by this solutions In this thesis, an optimization methodology able to find ultrasound array configurations adapted for specific applications is presented. The evolutionary algorithms are used to obtain the ideal arrays among the existing configurations. This work addressed problems such as: the codification of ultrasound arrays to be interpreted as individuals in the evolutionary algorithm population and the fitness function and constraints, which will assess the behaviour of individuals. Therefore, it is proposed to use the multi-objective algorithm NSGA-II as a primary optimization tool, and then use the mono-objective Simulated Annealing algorithm to select and refine the solutions provided by the NSGA I I . The acoustic field is calculated many times for each individual and in every generation for every fitness functions. An acoustic narrow band field simulator, where the number of operations is reduced, this ensures a quick calculation of the acoustic field to reduce the expensive computing time required by these functions we have employed. Finally a set of examples are presented in order to validate our proposed design methodology, using linear and bidimensional arrays where the actual characteristics of the design are compared with the predictions of the optimization methodology.

Parametric and structural self-adaptation of embedded systems using evolvable hardware

Los sistemas empotrados han sido concebidos tradicionalmente como sistemas de procesamiento específicos que realizan una tarea fija durante toda su vida útil. Para cumplir con requisitos estrictos de coste, tamaño y peso, el equipo de diseño debe optimizar su funcionamiento para condiciones muy específicas. Sin embargo, la demanda de mayor versatilidad, un funcionamiento más inteligente y, en definitiva, una mayor capacidad de procesamiento comenzaron a chocar con estas limitaciones, agravado por la incertidumbre asociada a entornos de operación cada vez más dinámicos donde comenzaban a ser desplegados progresivamente. Esto trajo como resultado una necesidad creciente de que los sistemas pudieran responder por si solos a eventos inesperados en tiempo diseño tales como: cambios en las características de los datos de entrada y el entorno del sistema en general; cambios en la propia plataforma de cómputo, por ejemplo debido a fallos o defectos de fabricación; y cambios en las propias especificaciones funcionales causados por unos objetivos del sistema dinámicos y cambiantes. Como consecuencia, la complejidad del sistema aumenta, pero a cambio se habilita progresivamente una capacidad de adaptación autónoma sin intervención humana a lo largo de la vida útil, permitiendo que tomen sus propias decisiones en tiempo de ejecución. Éstos sistemas se conocen, en general, como sistemas auto-adaptativos y tienen, entre otras características, las de auto-configuración, auto-optimización y auto-reparación. Típicamente, la parte soft de un sistema es mayoritariamente la única utilizada para proporcionar algunas capacidades de adaptación a un sistema. Sin embargo, la proporción rendimiento/potencia en dispositivos software como microprocesadores en muchas ocasiones no es adecuada para sistemas empotrados. En este escenario, el aumento resultante en la complejidad de las aplicaciones está siendo abordado parcialmente mediante un aumento en la complejidad de los dispositivos en forma de multi/many-cores; pero desafortunadamente, esto hace que el consumo de potencia también aumente. Además, la mejora en metodologías de diseño no ha sido acorde como para poder utilizar toda la capacidad de cómputo disponible proporcionada por los núcleos. Por todo ello, no se están satisfaciendo adecuadamente las demandas de cómputo que imponen las nuevas aplicaciones. La solución tradicional para mejorar la proporción rendimiento/potencia ha sido el cambio a unas especificaciones hardware, principalmente usando ASICs. Sin embargo, los costes de un ASIC son altamente prohibitivos excepto en algunos casos de producción en masa y además la naturaleza estática de su estructura complica la solución a las necesidades de adaptación. Los avances en tecnologías de fabricación han hecho que la FPGA, una vez lenta y pequeña, usada como glue logic en sistemas mayores, haya crecido hasta convertirse en un dispositivo de cómputo reconfigurable de gran potencia, con una cantidad enorme de recursos lógicos computacionales y cores hardware empotrados de procesamiento de señal y de propósito general. Sus capacidades de reconfiguración han permitido combinar la flexibilidad propia del software con el rendimiento del procesamiento en hardware, lo que tiene la potencialidad de provocar un cambio de paradigma en arquitectura de computadores, pues el hardware no puede ya ser considerado más como estático. El motivo es que como en el caso de las FPGAs basadas en tecnología SRAM, la reconfiguración parcial dinámica (DPR, Dynamic Partial Reconfiguration) es posible. Esto significa que se puede modificar (reconfigurar) un subconjunto de los recursos computacionales en tiempo de ejecución mientras el resto permanecen activos. Además, este proceso de reconfiguración puede ser ejecutado internamente por el propio dispositivo. El avance tecnológico en dispositivos hardware reconfigurables se encuentra recogido bajo el campo conocido como Computación Reconfigurable (RC, Reconfigurable Computing). Uno de los campos de aplicación más exóticos y menos convencionales que ha posibilitado la computación reconfigurable es el conocido como Hardware Evolutivo (EHW, Evolvable Hardware), en el cual se encuentra enmarcada esta tesis. La idea principal del concepto consiste en convertir hardware que es adaptable a través de reconfiguración en una entidad evolutiva sujeta a las fuerzas de un proceso evolutivo inspirado en el de las especies biológicas naturales, que guía la dirección del cambio. Es una aplicación más del campo de la Computación Evolutiva (EC, Evolutionary Computation), que comprende una serie de algoritmos de optimización global conocidos como Algoritmos Evolutivos (EA, Evolutionary Algorithms), y que son considerados como algoritmos universales de resolución de problemas. En analogía al proceso biológico de la evolución, en el hardware evolutivo el sujeto de la evolución es una población de circuitos que intenta adaptarse a su entorno mediante una adecuación progresiva generación tras generación. Los individuos pasan a ser configuraciones de circuitos en forma de bitstreams caracterizados por descripciones de circuitos reconfigurables. Seleccionando aquellos que se comportan mejor, es decir, que tienen una mejor adecuación (o fitness) después de ser evaluados, y usándolos como padres de la siguiente generación, el algoritmo evolutivo crea una nueva población hija usando operadores genéticos como la mutación y la recombinación. Según se van sucediendo generaciones, se espera que la población en conjunto se aproxime a la solución óptima al problema de encontrar una configuración del circuito adecuada que satisfaga las especificaciones. El estado de la tecnología de reconfiguración después de que la familia de FPGAs XC6200 de Xilinx fuera retirada y reemplazada por las familias Virtex a finales de los 90, supuso un gran obstáculo para el avance en hardware evolutivo; formatos de bitstream cerrados (no conocidos públicamente); dependencia de herramientas del fabricante con soporte limitado de DPR; una velocidad de reconfiguración lenta; y el hecho de que modificaciones aleatorias del bitstream pudieran resultar peligrosas para la integridad del dispositivo, son algunas de estas razones. Sin embargo, una propuesta a principios de los años 2000 permitió mantener la investigación en el campo mientras la tecnología de DPR continuaba madurando, el Circuito Virtual Reconfigurable (VRC, Virtual Reconfigurable Circuit). En esencia, un VRC en una FPGA es una capa virtual que actúa como un circuito reconfigurable de aplicación específica sobre la estructura nativa de la FPGA que reduce la complejidad del proceso reconfiguración y aumenta su velocidad (comparada con la reconfiguración nativa). Es un array de nodos computacionales especificados usando descripciones HDL estándar que define recursos reconfigurables ad-hoc: multiplexores de rutado y un conjunto de elementos de procesamiento configurables, cada uno de los cuales tiene implementadas todas las funciones requeridas, que pueden seleccionarse a través de multiplexores tal y como ocurre en una ALU de un microprocesador. Un registro grande actúa como memoria de configuración, por lo que la reconfiguración del VRC es muy rápida ya que tan sólo implica la escritura de este registro, el cual controla las señales de selección del conjunto de multiplexores. Sin embargo, esta capa virtual provoca: un incremento de área debido a la implementación simultánea de cada función en cada nodo del array más los multiplexores y un aumento del retardo debido a los multiplexores, reduciendo la frecuencia de funcionamiento máxima. La naturaleza del hardware evolutivo, capaz de optimizar su propio comportamiento computacional, le convierten en un buen candidato para avanzar en la investigación sobre sistemas auto-adaptativos. Combinar un sustrato de cómputo auto-reconfigurable capaz de ser modificado dinámicamente en tiempo de ejecución con un algoritmo empotrado que proporcione una dirección de cambio, puede ayudar a satisfacer los requisitos de adaptación autónoma de sistemas empotrados basados en FPGA. La propuesta principal de esta tesis está por tanto dirigida a contribuir a la auto-adaptación del hardware de procesamiento de sistemas empotrados basados en FPGA mediante hardware evolutivo. Esto se ha abordado considerando que el comportamiento computacional de un sistema puede ser modificado cambiando cualquiera de sus dos partes constitutivas: una estructura hard subyacente y un conjunto de parámetros soft. De esta distinción, se derivan dos lineas de trabajo. Por un lado, auto-adaptación paramétrica, y por otro auto-adaptación estructural. El objetivo perseguido en el caso de la auto-adaptación paramétrica es la implementación de técnicas de optimización evolutiva complejas en sistemas empotrados con recursos limitados para la adaptación paramétrica online de circuitos de procesamiento de señal. La aplicación seleccionada como prueba de concepto es la optimización para tipos muy específicos de imágenes de los coeficientes de los filtros de transformadas wavelet discretas (DWT, DiscreteWavelet Transform), orientada a la compresión de imágenes. Por tanto, el objetivo requerido de la evolución es una compresión adaptativa y más eficiente comparada con los procedimientos estándar. El principal reto radica en reducir la necesidad de recursos de supercomputación para el proceso de optimización propuesto en trabajos previos, de modo que se adecúe para la ejecución en sistemas empotrados. En cuanto a la auto-adaptación estructural, el objetivo de la tesis es la implementación de circuitos auto-adaptativos en sistemas evolutivos basados en FPGA mediante un uso eficiente de sus capacidades de reconfiguración nativas. En este caso, la prueba de concepto es la evolución de tareas de procesamiento de imagen tales como el filtrado de tipos desconocidos y cambiantes de ruido y la detección de bordes en la imagen. En general, el objetivo es la evolución en tiempo de ejecución de tareas de procesamiento de imagen desconocidas en tiempo de diseño (dentro de un cierto grado de complejidad). En este caso, el objetivo de la propuesta es la incorporación de DPR en EHW para evolucionar la arquitectura de un array sistólico adaptable mediante reconfiguración cuya capacidad de evolución no había sido estudiada previamente. Para conseguir los dos objetivos mencionados, esta tesis propone originalmente una plataforma evolutiva que integra un motor de adaptación (AE, Adaptation Engine), un motor de reconfiguración (RE, Reconfiguration Engine) y un motor computacional (CE, Computing Engine) adaptable. El el caso de adaptación paramétrica, la plataforma propuesta está caracterizada por: • un CE caracterizado por un núcleo de procesamiento hardware de DWT adaptable mediante registros reconfigurables que contienen los coeficientes de los filtros wavelet • un algoritmo evolutivo como AE que busca filtros wavelet candidatos a través de un proceso de optimización paramétrica desarrollado específicamente para sistemas caracterizados por recursos de procesamiento limitados • un nuevo operador de mutación simplificado para el algoritmo evolutivo utilizado, que junto con un mecanismo de evaluación rápida de filtros wavelet candidatos derivado de la literatura actual, asegura la viabilidad de la búsqueda evolutiva asociada a la adaptación de wavelets. En el caso de adaptación estructural, la plataforma propuesta toma la forma de: • un CE basado en una plantilla de array sistólico reconfigurable de 2 dimensiones compuesto de nodos de procesamiento reconfigurables • un algoritmo evolutivo como AE que busca configuraciones candidatas del array usando un conjunto de funcionalidades de procesamiento para los nodos disponible en una biblioteca accesible en tiempo de ejecución • un RE hardware que explota la capacidad de reconfiguración nativa de las FPGAs haciendo un uso eficiente de los recursos reconfigurables del dispositivo para cambiar el comportamiento del CE en tiempo de ejecución • una biblioteca de elementos de procesamiento reconfigurables caracterizada por bitstreams parciales independientes de la posición, usados como el conjunto de configuraciones disponibles para los nodos de procesamiento del array Las contribuciones principales de esta tesis se pueden resumir en la siguiente lista: • Una plataforma evolutiva basada en FPGA para la auto-adaptación paramétrica y estructural de sistemas empotrados compuesta por un motor computacional (CE), un motor de adaptación (AE) evolutivo y un motor de reconfiguración (RE). Esta plataforma se ha desarrollado y particularizado para los casos de auto-adaptación paramétrica y estructural. • En cuanto a la auto-adaptación paramétrica, las contribuciones principales son: – Un motor computacional adaptable mediante registros que permite la adaptación paramétrica de los coeficientes de una implementación hardware adaptativa de un núcleo de DWT. – Un motor de adaptación basado en un algoritmo evolutivo desarrollado específicamente para optimización numérica, aplicada a los coeficientes de filtros wavelet en sistemas empotrados con recursos limitados. – Un núcleo IP de DWT auto-adaptativo en tiempo de ejecución para sistemas empotrados que permite la optimización online del rendimiento de la transformada para compresión de imágenes en entornos específicos de despliegue, caracterizados por tipos diferentes de señal de entrada. – Un modelo software y una implementación hardware de una herramienta para la construcción evolutiva automática de transformadas wavelet específicas. • Por último, en cuanto a la auto-adaptación estructural, las contribuciones principales son: – Un motor computacional adaptable mediante reconfiguración nativa de FPGAs caracterizado por una plantilla de array sistólico en dos dimensiones de nodos de procesamiento reconfigurables. Es posible mapear diferentes tareas de cómputo en el array usando una biblioteca de elementos sencillos de procesamiento reconfigurables. – Definición de una biblioteca de elementos de procesamiento apropiada para la síntesis autónoma en tiempo de ejecución de diferentes tareas de procesamiento de imagen. – Incorporación eficiente de la reconfiguración parcial dinámica (DPR) en sistemas de hardware evolutivo, superando los principales inconvenientes de propuestas previas como los circuitos reconfigurables virtuales (VRCs). En este trabajo también se comparan originalmente los detalles de implementación de ambas propuestas. – Una plataforma tolerante a fallos, auto-curativa, que permite la recuperación funcional online en entornos peligrosos. La plataforma ha sido caracterizada desde una perspectiva de tolerancia a fallos: se proponen modelos de fallo a nivel de CLB y de elemento de procesamiento, y usando el motor de reconfiguración, se hace un análisis sistemático de fallos para un fallo en cada elemento de procesamiento y para dos fallos acumulados. – Una plataforma con calidad de filtrado dinámica que permite la adaptación online a tipos de ruido diferentes y diferentes comportamientos computacionales teniendo en cuenta los recursos de procesamiento disponibles. Por un lado, se evolucionan filtros con comportamientos no destructivos, que permiten esquemas de filtrado en cascada escalables; y por otro, también se evolucionan filtros escalables teniendo en cuenta requisitos computacionales de filtrado cambiantes dinámicamente. Este documento está organizado en cuatro partes y nueve capítulos. La primera parte contiene el capítulo 1, una introducción y motivación sobre este trabajo de tesis. A continuación, el marco de referencia en el que se enmarca esta tesis se analiza en la segunda parte: el capítulo 2 contiene una introducción a los conceptos de auto-adaptación y computación autonómica (autonomic computing) como un campo de investigación más general que el muy específico de este trabajo; el capítulo 3 introduce la computación evolutiva como la técnica para dirigir la adaptación; el capítulo 4 analiza las plataformas de computación reconfigurables como la tecnología para albergar hardware auto-adaptativo; y finalmente, el capítulo 5 define, clasifica y hace un sondeo del campo del hardware evolutivo. Seguidamente, la tercera parte de este trabajo contiene la propuesta, desarrollo y resultados obtenidos: mientras que el capítulo 6 contiene una declaración de los objetivos de la tesis y la descripción de la propuesta en su conjunto, los capítulos 7 y 8 abordan la auto-adaptación paramétrica y estructural, respectivamente. Finalmente, el capítulo 9 de la parte 4 concluye el trabajo y describe caminos de investigación futuros. ABSTRACT Embedded systems have traditionally been conceived to be specific-purpose computers with one, fixed computational task for their whole lifetime. Stringent requirements in terms of cost, size and weight forced designers to highly optimise their operation for very specific conditions. However, demands for versatility, more intelligent behaviour and, in summary, an increased computing capability began to clash with these limitations, intensified by the uncertainty associated to the more dynamic operating environments where they were progressively being deployed. This brought as a result an increasing need for systems to respond by themselves to unexpected events at design time, such as: changes in input data characteristics and system environment in general; changes in the computing platform itself, e.g., due to faults and fabrication defects; and changes in functional specifications caused by dynamically changing system objectives. As a consequence, systems complexity is increasing, but in turn, autonomous lifetime adaptation without human intervention is being progressively enabled, allowing them to take their own decisions at run-time. This type of systems is known, in general, as selfadaptive, and are able, among others, of self-configuration, self-optimisation and self-repair. Traditionally, the soft part of a system has mostly been so far the only place to provide systems with some degree of adaptation capabilities. However, the performance to power ratios of software driven devices like microprocessors are not adequate for embedded systems in many situations. In this scenario, the resulting rise in applications complexity is being partly addressed by rising devices complexity in the form of multi and many core devices; but sadly, this keeps on increasing power consumption. Besides, design methodologies have not been improved accordingly to completely leverage the available computational power from all these cores. Altogether, these factors make that the computing demands new applications pose are not being wholly satisfied. The traditional solution to improve performance to power ratios has been the switch to hardware driven specifications, mainly using ASICs. However, their costs are highly prohibitive except for some mass production cases and besidesthe static nature of its structure complicates the solution to the adaptation needs. The advancements in fabrication technologies have made that the once slow, small FPGA used as glue logic in bigger systems, had grown to be a very powerful, reconfigurable computing device with a vast amount of computational logic resources and embedded, hardened signal and general purpose processing cores. Its reconfiguration capabilities have enabled software-like flexibility to be combined with hardware-like computing performance, which has the potential to cause a paradigm shift in computer architecture since hardware cannot be considered as static anymore. This is so, since, as is the case with SRAMbased FPGAs, Dynamic Partial Reconfiguration (DPR) is possible. This means that subsets of the FPGA computational resources can now be changed (reconfigured) at run-time while the rest remains active. Besides, this reconfiguration process can be triggered internally by the device itself. This technological boost in reconfigurable hardware devices is actually covered under the field known as Reconfigurable Computing. One of the most exotic fields of application that Reconfigurable Computing has enabled is the known as Evolvable Hardware (EHW), in which this dissertation is framed. The main idea behind the concept is turning hardware that is adaptable through reconfiguration into an evolvable entity subject to the forces of an evolutionary process, inspired by that of natural, biological species, that guides the direction of change. It is yet another application of the field of Evolutionary Computation (EC), which comprises a set of global optimisation algorithms known as Evolutionary Algorithms (EAs), considered as universal problem solvers. In analogy to the biological process of evolution, in EHW the subject of evolution is a population of circuits that tries to get adapted to its surrounding environment by progressively getting better fitted to it generation after generation. Individuals become circuit configurations representing bitstreams that feature reconfigurable circuit descriptions. By selecting those that behave better, i.e., with a higher fitness value after being evaluated, and using them as parents of the following generation, the EA creates a new offspring population by using so called genetic operators like mutation and recombination. As generations succeed one another, the whole population is expected to approach to the optimum solution to the problem of finding an adequate circuit configuration that fulfils system objectives. The state of reconfiguration technology after Xilinx XC6200 FPGA family was discontinued and replaced by Virtex families in the late 90s, was a major obstacle for advancements in EHW; closed (non publicly known) bitstream formats; dependence on manufacturer tools with highly limiting support of DPR; slow speed of reconfiguration; and random bitstream modifications being potentially hazardous for device integrity, are some of these reasons. However, a proposal in the first 2000s allowed to keep investigating in this field while DPR technology kept maturing, the Virtual Reconfigurable Circuit (VRC). In essence, a VRC in an FPGA is a virtual layer acting as an application specific reconfigurable circuit on top of an FPGA fabric that reduces the complexity of the reconfiguration process and increases its speed (compared to native reconfiguration). It is an array of computational nodes specified using standard HDL descriptions that define ad-hoc reconfigurable resources; routing multiplexers and a set of configurable processing elements, each one containing all the required functions, which are selectable through functionality multiplexers as in microprocessor ALUs. A large register acts as configuration memory, so VRC reconfiguration is very fast given it only involves writing this register, which drives the selection signals of the set of multiplexers. However, large overheads are introduced by this virtual layer; an area overhead due to the simultaneous implementation of every function in every node of the array plus the multiplexers, and a delay overhead due to the multiplexers, which also reduces maximum frequency of operation. The very nature of Evolvable Hardware, able to optimise its own computational behaviour, makes it a good candidate to advance research in self-adaptive systems. Combining a selfreconfigurable computing substrate able to be dynamically changed at run-time with an embedded algorithm that provides a direction for change, can help fulfilling requirements for autonomous lifetime adaptation of FPGA-based embedded systems. The main proposal of this thesis is hence directed to contribute to autonomous self-adaptation of the underlying computational hardware of FPGA-based embedded systems by means of Evolvable Hardware. This is tackled by considering that the computational behaviour of a system can be modified by changing any of its two constituent parts: an underlying hard structure and a set of soft parameters. Two main lines of work derive from this distinction. On one side, parametric self-adaptation and, on the other side, structural self-adaptation. The goal pursued in the case of parametric self-adaptation is the implementation of complex evolutionary optimisation techniques in resource constrained embedded systems for online parameter adaptation of signal processing circuits. The application selected as proof of concept is the optimisation of Discrete Wavelet Transforms (DWT) filters coefficients for very specific types of images, oriented to image compression. Hence, adaptive and improved compression efficiency, as compared to standard techniques, is the required goal of evolution. The main quest lies in reducing the supercomputing resources reported in previous works for the optimisation process in order to make it suitable for embedded systems. Regarding structural self-adaptation, the thesis goal is the implementation of self-adaptive circuits in FPGA-based evolvable systems through an efficient use of native reconfiguration capabilities. In this case, evolution of image processing tasks such as filtering of unknown and changing types of noise and edge detection are the selected proofs of concept. In general, evolving unknown image processing behaviours (within a certain complexity range) at design time is the required goal. In this case, the mission of the proposal is the incorporation of DPR in EHW to evolve a systolic array architecture adaptable through reconfiguration whose evolvability had not been previously checked. In order to achieve the two stated goals, this thesis originally proposes an evolvable platform that integrates an Adaptation Engine (AE), a Reconfiguration Engine (RE) and an adaptable Computing Engine (CE). In the case of parametric adaptation, the proposed platform is characterised by: • a CE featuring a DWT hardware processing core adaptable through reconfigurable registers that holds wavelet filters coefficients • an evolutionary algorithm as AE that searches for candidate wavelet filters through a parametric optimisation process specifically developed for systems featured by scarce computing resources • a new, simplified mutation operator for the selected EA, that together with a fast evaluation mechanism of candidate wavelet filters derived from existing literature, assures the feasibility of the evolutionary search involved in wavelets adaptation In the case of structural adaptation, the platform proposal takes the form of: • a CE based on a reconfigurable 2D systolic array template composed of reconfigurable processing nodes • an evolutionary algorithm as AE that searches for candidate configurations of the array using a set of computational functionalities for the nodes available in a run time accessible library • a hardware RE that exploits native DPR capabilities of FPGAs and makes an efficient use of the available reconfigurable resources of the device to change the behaviour of the CE at run time • a library of reconfigurable processing elements featured by position-independent partial bitstreams used as the set of available configurations for the processing nodes of the array Main contributions of this thesis can be summarised in the following list. • An FPGA-based evolvable platform for parametric and structural self-adaptation of embedded systems composed of a Computing Engine, an evolutionary Adaptation Engine and a Reconfiguration Engine. This platform is further developed and tailored for both parametric and structural self-adaptation. • Regarding parametric self-adaptation, main contributions are: – A CE adaptable through reconfigurable registers that enables parametric adaptation of the coefficients of an adaptive hardware implementation of a DWT core. – An AE based on an Evolutionary Algorithm specifically developed for numerical optimisation applied to wavelet filter coefficients in resource constrained embedded systems. – A run-time self-adaptive DWT IP core for embedded systems that allows for online optimisation of transform performance for image compression for specific deployment environments characterised by different types of input signals. – A software model and hardware implementation of a tool for the automatic, evolutionary construction of custom wavelet transforms. • Lastly, regarding structural self-adaptation, main contributions are: – A CE adaptable through native FPGA fabric reconfiguration featured by a two dimensional systolic array template of reconfigurable processing nodes. Different processing behaviours can be automatically mapped in the array by using a library of simple reconfigurable processing elements. – Definition of a library of such processing elements suited for autonomous runtime synthesis of different image processing tasks. – Efficient incorporation of DPR in EHW systems, overcoming main drawbacks from the previous approach of virtual reconfigurable circuits. Implementation details for both approaches are also originally compared in this work. – A fault tolerant, self-healing platform that enables online functional recovery in hazardous environments. The platform has been characterised from a fault tolerance perspective: fault models at FPGA CLB level and processing elements level are proposed, and using the RE, a systematic fault analysis for one fault in every processing element and for two accumulated faults is done. – A dynamic filtering quality platform that permits on-line adaptation to different types of noise and different computing behaviours considering the available computing resources. On one side, non-destructive filters are evolved, enabling scalable cascaded filtering schemes; and on the other, size-scalable filters are also evolved considering dynamically changing computational filtering requirements. This dissertation is organized in four parts and nine chapters. First part contains chapter 1, the introduction to and motivation of this PhD work. Following, the reference framework in which this dissertation is framed is analysed in the second part: chapter 2 features an introduction to the notions of self-adaptation and autonomic computing as a more general research field to the very specific one of this work; chapter 3 introduces evolutionary computation as the technique to drive adaptation; chapter 4 analyses platforms for reconfigurable computing as the technology to hold self-adaptive hardware; and finally chapter 5 defines, classifies and surveys the field of Evolvable Hardware. Third part of the work follows, which contains the proposal, development and results obtained: while chapter 6 contains an statement of the thesis goals and the description of the proposal as a whole, chapters 7 and 8 address parametric and structural self-adaptation, respectively. Finally, chapter 9 in part 4 concludes the work and describes future research paths.

Caracterización de sistemas vibroacústicos mediante análisis estadístico de energía

Hoy día nadie discute la importancia de predecir el comportamiento vibroacústico de estructuras (edificios, vehículos aeronaves, satélites). También se ha hecho patente, con el tiempo, que el rango espectral en el que la respuesta es importante se ha desplazado hacia alta frecuencia en prácticamente todos los campos. Esto ha hecho que los métodos de análisis en este rango alto de frecuencias cobren importancia y actualidad. Uno de los métodos más extendidos para este fin es el basado en el Análisis Estadístico de la Energía, SEA. Es un método que ha mostrado proporcionar un buen equilibrio entre potencia de calculo, precisión y fiabilidad. En un SEA el sistema (estructura, cavidades o aire circundante) se modela mediante una matriz de coeficientes que dependen directamente de los factores de pérdidas de las distintas partes del sistema. Formalmente es un método de análisis muy cómodo e intuitivo de manejar cuya mayor dificultad es precisamente la determinación de esos factores de pérdidas. El catálogo de expresiones analíticas o numéricas para su determinación no es suficientemente amplio por lo que normalmente siempre se suele acabar necesitando hacer uso de herramientas experimentales, ya sea para su obtención o la comprobación de los valores utilizados. La determinación experimental tampoco está exenta de problemas, su obtención necesita de configuraciones experimentales grandes y complejas con requisitos que pueden llegar a ser muy exigentes y en las que además, se ven involucrados problemas numéricos relacionados con los valores de los propios factores de pérdidas, el valor relativo entre ellos y las características de las matrices que conforman. Este trabajo estudia la caracterización de sistemas vibroacústicos mediante el análisis estadístico de energía. Se centra en la determinación precisa de los valores de los factores de pérdidas. Dados los problemas que puede presentar un sistema experimental de estas características, en una primera parte se estudia la influencia de todas las magnitudes que intervienen en la determinación de los factores de pérdidas mediante un estudio de incertidumbres relativas, que, por medio de los coeficientes de sensibilidad normalizados, indicará la importancia de cada una de las magnitudes de entrada (esencialmente energías y potencias) en los resultados. De esta parte se obtiene una visión general sobre a qué mensurados se debe prestar más atención, y de qué problemas pueden ser los que más influyan en la falta de estabilidad (o incoherencia) de los resultados. Además, proporciona un modelo de incertidumbres válido para los casos estudiados y ha permitido evaluar el error cometido por algún método utilizado habitualmente para la caracterización de factores de pérdidas como la aproximación a 2 subsistemas En una segunda parte se hace uso de las conclusiones obtenidas en la primera, de forma que el trabajo se orienta en dos direcciones. Una dirigida a la determi nación suficientemente fiel de la potencia de entrada que permita simplificar en lo posible la configuración experimental. Otra basada en un análisis detallado de las propiedades de la matriz que caracteriza un SEA y que conduce a la propuesta de un método para su determinación robusta, basada en un filtrado de Montecarlo y que, además, muestra cómo los problemas numéricos de la matriz SEA pueden no ser tan insalvables como se apunta en la literatura. Por último, además, se plantea una solución al caso en el que no todos los subsistemas en los que se divide el sistema puedan ser excitados. El método propuesto aquí no permite obtener el conjunto completo de coeficientes necesarios para definir un sistema, pero el solo hecho de poder obtener conjuntos parciales ya es un avance importante y, sobre todo, abre la puerta al desarrollo de métodos que permitan relajar de forma importante las exigencias que la determinación experimental de matrices SEA tiene. ABSTRACT At present there is an agreement about the importance to predict the vibroacoustic response of structures (buildings, vehicles, aircrafts, satellites, etc.). In addition, there has become clear over the time that the frequency range over which the response is important has been shift to higher frequencies in almost all the engineering fields. As a consequence, the numerical methods for high frequency analysis have increase in importance. One the most widespread methods for this type of analysis is the one based on the Statistical Energy Analysis, SEA. This method has shown to provide a good balance among calculation power, accuracy and liability. Within a SEA, a system (structure, cavities, surrounding air) is modeled by a coefficients matrix that depends directly on the loss factors of the different parts of the system. Formally, SEA is a very handy and intuitive analysis method whose greatest handicap is precisely the determination of the loss factors. The existing set of analytical or numerical equations to obtain the loss factor values is not enough, so that usually it is necessary to use experimental techniques whether it is to its determination to to check the estimated values by another mean. The experimental determination presents drawbacks, as well. To obtain them great and complex experimental setups are needed including requirements that can be very demanding including numerical problems related to the values of the loss factors themselves, their relative value and the characteristics of the matrices they define. The present work studies the characterization of vibroacousti systems by this SEA method. It focuses on the accurate determination of the loss factors values. Given all the problems an experimental setup of these characteristics can show, the work is divided in two parts. In the first part, the influence of all the quantities involved on the determination of the loss factors is studied by a relative uncertainty estimation, which, by means of the normalised sensitivity coefficients, will provide an insight about the importance of every input quantities (energies and input powers, mainly) on the final result. Besides, this part, gives an uncertainty model that has allowed assessing the error of one of the methods more widely used to characterize the loss factors: the 2-subsystem approach. In the second part, use of the former conclusions is used. An equation for the input power into the subsystems is proposed. This equation allows simplifying the experimental setup without changing the liability of the test. A detailed study of the SEA matrix properties leads to propose a robust determination method of this SEA matrix by a Monte Carlo filtering. In turn, this new method shows how the numerical problems of the SEA matrix can be overcome Finally, a solution is proposed for the case where not all the subsystems are excited. The method proposed do not allows obtaining the whole set of coefficients of the SEA matrix, but the simple fact of getting partial sets of loss factors is a significant advance and, over all, it opens the door to the development of new methods that loosen the requirements that an experimental determination of a SEA matrix have.

Contribución al análisis eficiente y a la mejora de prestaciones de antenas reflectarray

El diseño de una antena reflectarray bajo la aproximación de periodicidad local requiere la determinación de la matriz de scattering de estructuras multicapa con metalizaciones periódicas para un gran número de geometrías diferentes. Por lo tanto, a la hora de diseñar antenas reflectarray en tiempos de CPU razonables, se necesitan herramientas númericas rápidas y precisas para el análisis de las estructuras periódicas multicapa. En esta tesis se aplica la versión Galerkin del Método de los Momentos (MDM) en el dominio espectral al análisis de las estructuras periódicas multicapa necesarias para el diseño de antenas reflectarray basadas en parches apilados o en dipolos paralelos coplanares. Desgraciadamente, la aplicación de este método numérico involucra el cálculo de series dobles infinitas, y mientras que algunas series convergen muy rápidamente, otras lo hacen muy lentamente. Para aliviar este problema, en esta tesis se propone un novedoso MDM espectral-espacial para el análisis de las estructuras periódicas multicapa, en el cual las series rápidamente convergente se calculan en el dominio espectral, y las series lentamente convergentes se calculan en el dominio espacial mediante una versión mejorada de la formulación de ecuaciones integrales de potenciales mixtos (EIPM) del MDM. Esta versión mejorada se basa en la interpolación eficiente de las funciones de Green multicapa periódicas, y en el cálculo eficiente de las integrales singulares que conducen a los elementos de la matriz del MDM. El novedoso método híbrido espectral-espacial y el tradicional MDM en el dominio espectral se han comparado en el caso de los elementos reflectarray basado en parches apilados. Las simulaciones numéricas han demostrado que el tiempo de CPU requerido por el MDM híbrido es alrededor de unas 60 veces más rápido que el requerido por el tradicional MDM en el dominio espectral para una precisión de dos cifras significativas. El uso combinado de elementos reflectarray con parches apilados y técnicas de optimización de banda ancha ha hecho posible diseñar antenas reflectarray de transmisiónrecepción (Tx-Rx) y polarización dual para aplicaciones de espacio con requisitos muy restrictivos. Desgraciadamente, el nivel de aislamiento entre las polarizaciones ortogonales en antenas DBS (típicamente 30 dB) es demasiado exigente para ser conseguido con las antenas basadas en parches apilados. Además, el uso de elementos reflectarray con parches apilados conlleva procesos de fabricación complejos y costosos. En esta tesis se investigan varias configuraciones de elementos reflectarray basadas en conjuntos de dipolos paralelos con el fin de superar los inconvenientes que presenta el elemento basado en parches apilados. Primeramente, se propone un elemento consistente en dos conjuntos apilados ortogonales de tres dipolos paralelos para aplicaciones de polarización dual. Se ha diseñado, fabricado y medido una antena basada en este elemento, y los resultados obtenidos para la antena indican que tiene unas altas prestaciones en términos de ancho de banda, pérdidas, eficiencia y discriminación contrapolar, además de requerir un proceso de fabricación mucho más sencillo que el de las antenas basadas en tres parches apilados. Desgraciadamente, el elemento basado en dos conjuntos ortogonales de tres dipolos paralelos no proporciona suficientes grados de libertad para diseñar antenas reflectarray de transmisión-recepción (Tx-Rx) de polarización dual para aplicaciones de espacio por medio de técnicas de optimización de banda ancha. Por este motivo, en la tesis se propone un nuevo elemento reflectarray que proporciona los grados de libertad suficientes para cada polarización. El nuevo elemento consiste en dos conjuntos ortogonales de cuatro dipolos paralelos. Cada conjunto contiene tres dipolos coplanares y un dipolo apilado. Para poder acomodar los dos conjuntos de dipolos en una sola celda de la antena reflectarray, el conjunto de dipolos de una polarización está desplazado medio período con respecto al conjunto de dipolos de la otra polarización. Este hecho permite usar solamente dos niveles de metalización para cada elemento de la antena, lo cual simplifica el proceso de fabricación como en el caso del elemento basados en dos conjuntos de tres dipolos paralelos coplanares. Una antena de doble polarización y doble banda (Tx-Rx) basada en el nuevo elemento ha sido diseñada, fabricada y medida. La antena muestra muy buenas presentaciones en las dos bandas de frecuencia con muy bajos niveles de polarización cruzada. Simulaciones numéricas presentadas en la tesis muestran que estos bajos de niveles de polarización cruzada se pueden reducir todavía más si se llevan a cabo pequeñas rotaciones de los dos conjuntos de dipolos asociados a cada polarización. ABSTRACT The design of a reflectarray antenna under the local periodicity assumption requires the determination of the scattering matrix of a multilayered structure with periodic metallizations for quite a large number of different geometries. Therefore, in order to design reflectarray antennas within reasonable CPU times, fast and accurate numerical tools for the analysis of the periodic multilayered structures are required. In this thesis the Galerkin’s version of the Method of Moments (MoM) in the spectral domain is applied to the analysis of the periodic multilayered structures involved in the design of reflectarray antennas made of either stacked patches or coplanar parallel dipoles. Unfortunately, this numerical approach involves the computation of double infinite summations, and whereas some of these summations converge very fast, some others converge very slowly. In order to alleviate this problem, in the thesis a novel hybrid MoM spectral-spatial domain approach is proposed for the analysis of the periodic multilayered structures. In the novel approach, whereas the fast convergent summations are computed in the spectral domain, the slowly convergent summations are computed by means of an enhanced Mixed Potential Integral Equation (MPIE) formulation of the MoM in the spatial domain. This enhanced formulation is based on the efficient interpolation of the multilayered periodic Green’s functions, and on the efficient computation of the singular integrals leading to the MoM matrix entries. The novel hybrid spectral-spatial MoM code and the standard spectral domain MoM code have both been compared in the case of reflectarray elements based on multilayered stacked patches. Numerical simulations have shown that the CPU time required by the hybrid MoM is around 60 times smaller than that required by the standard spectral MoM for an accuracy of two significant figures. The combined use of reflectarray elements based on stacked patches and wideband optimization techniques has made it possible to design dual polarization transmit-receive (Tx-Rx) reflectarrays for space applications with stringent requirements. Unfortunately, the required level of isolation between orthogonal polarizations in DBS antennas (typically 30 dB) is hard to achieve with the configuration of stacked patches. Moreover, the use of reflectarrays based on stacked patches leads to a complex and expensive manufacturing process. In this thesis, we investigate several configurations of reflectarray elements based on sets of parallel dipoles that try to overcome the drawbacks introduced by the element based on stacked patches. First, an element based on two stacked orthogonal sets of three coplanar parallel dipoles is proposed for dual polarization applications. An antenna made of this element has been designed, manufactured and measured, and the results obtained show that the antenna presents a high performance in terms of bandwidth, losses, efficiency and cross-polarization discrimination, while the manufacturing process is cheaper and simpler than that of the antennas made of stacked patches. Unfortunately, the element based on two sets of three coplanar parallel dipoles does not provide enough degrees of freedom to design dual-polarization transmit-receive (Tx-Rx) reflectarray antennas for space applications by means of wideband optimization techniques. For this reason, in the thesis a new reflectarray element is proposed which does provide enough degrees of freedom for each polarization. This new element consists of two orthogonal sets of four parallel dipoles, each set containing three coplanar dipoles and one stacked dipole. In order to accommodate the two sets of dipoles in each reflectarray cell, the set of dipoles for one polarization is shifted half a period from the set of dipoles for the other polarization. This also makes it possible to use only two levels of metallization for the reflectarray element, which simplifies the manufacturing process as in the case of the reflectarray element based on two sets of three parallel dipoles. A dual polarization dual-band (Tx-Rx) reflectarray antenna based on the new element has been designed, manufactured and measured. The antenna shows a very good performance in both Tx and Rx frequency bands with very low levels of cross-polarization. Numerical simulations carried out in the thesis have shown that the low levels of cross-polarization can be even made smaller by means of small rotations of the two sets of dipoles associated to each polarization.

IDR/UPM facilities for liquid bridge experimentation on earth under microgravity conditions

Besides space laboratories for in-orbit experimentation, Earth based facilities for laboratory experimentation are of paramount importance for the enhancement on liquid bridge knowledge. In spite of the constraints imposed by simulated microgravity (which force to work either with very small size liquid bridges or by using the Plateau tank technique, amongst other techniques), the availability and accessibility of Earth facilities can circumvent in many cases the drawbacks associated with simulated microgravity conditions. To support theoretical and in orbit experimental studies on liquid bridges under reduced gravity conditions, several ground facilities were developed at IDR. In the following these ground facilities are briefly described, and main results obtained by using them are cited.

Implementing fully homomorphic encryption schemes in FPGA-based systems

LLas nuevas tecnologías orientadas a la nube, el internet de las cosas o las tendencias "as a service" se basan en el almacenamiento y procesamiento de datos en servidores remotos. Para garantizar la seguridad en la comunicación de dichos datos al servidor remoto, y en el manejo de los mismos en dicho servidor, se hace uso de diferentes esquemas criptográficos. Tradicionalmente, dichos sistemas criptográficos se centran en encriptar los datos mientras no sea necesario procesarlos (es decir, durante la comunicación y almacenamiento de los mismos). Sin embargo, una vez es necesario procesar dichos datos encriptados (en el servidor remoto), es necesario desencriptarlos, momento en el cual un intruso en dicho servidor podría a acceder a datos sensibles de usuarios del mismo. Es más, este enfoque tradicional necesita que el servidor sea capaz de desencriptar dichos datos, teniendo que confiar en la integridad de dicho servidor de no comprometer los datos. Como posible solución a estos problemas, surgen los esquemas de encriptación homomórficos completos. Un esquema homomórfico completo no requiere desencriptar los datos para operar con ellos, sino que es capaz de realizar las operaciones sobre los datos encriptados, manteniendo un homomorfismo entre el mensaje cifrado y el mensaje plano. De esta manera, cualquier intruso en el sistema no podría robar más que textos cifrados, siendo imposible un robo de los datos sensibles sin un robo de las claves de cifrado. Sin embargo, los esquemas de encriptación homomórfica son, actualmente, drás-ticamente lentos comparados con otros esquemas de encriptación clásicos. Una op¬eración en el anillo del texto plano puede conllevar numerosas operaciones en el anillo del texto encriptado. Por esta razón, están surgiendo distintos planteamientos sobre como acelerar estos esquemas para un uso práctico. Una de las propuestas para acelerar los esquemas homomórficos consiste en el uso de High-Performance Computing (HPC) usando FPGAs (Field Programmable Gate Arrays). Una FPGA es un dispositivo semiconductor que contiene bloques de lógica cuya interconexión y funcionalidad puede ser reprogramada. Al compilar para FPGAs, se genera un circuito hardware específico para el algorithmo proporcionado, en lugar de hacer uso de instrucciones en una máquina universal, lo que supone una gran ventaja con respecto a CPUs. Las FPGAs tienen, por tanto, claras difrencias con respecto a CPUs: -Arquitectura en pipeline: permite la obtención de outputs sucesivos en tiempo constante -Posibilidad de tener multiples pipes para computación concurrente/paralela. Así, en este proyecto: -Se realizan diferentes implementaciones de esquemas homomórficos en sistemas basados en FPGAs. -Se analizan y estudian las ventajas y desventajas de los esquemas criptográficos en sistemas basados en FPGAs, comparando con proyectos relacionados. -Se comparan las implementaciones con trabajos relacionados New cloud-based technologies, the internet of things or "as a service" trends are based in data storage and processing in a remote server. In order to guarantee a secure communication and handling of data, cryptographic schemes are used. Tradi¬tionally, these cryptographic schemes focus on guaranteeing the security of data while storing and transferring it, not while operating with it. Therefore, once the server has to operate with that encrypted data, it first decrypts it, exposing unencrypted data to intruders in the server. Moreover, the whole traditional scheme is based on the assumption the server is reliable, giving it enough credentials to decipher data to process it. As a possible solution for this issues, fully homomorphic encryption(FHE) schemes is introduced. A fully homomorphic scheme does not require data decryption to operate, but rather operates over the cyphertext ring, keeping an homomorphism between the cyphertext ring and the plaintext ring. As a result, an outsider could only obtain encrypted data, making it impossible to retrieve the actual sensitive data without its associated cypher keys. However, using homomorphic encryption(HE) schemes impacts performance dras-tically, slowing it down. One operation in the plaintext space can lead to several operations in the cyphertext space. Because of this, different approaches address the problem of speeding up these schemes in order to become practical. One of these approaches consists in the use of High-Performance Computing (HPC) using FPGAs (Field Programmable Gate Array). An FPGA is an integrated circuit designed to be configured by a customer or a designer after manufacturing - hence "field-programmable". Compiling into FPGA means generating a circuit (hardware) specific for that algorithm, instead of having an universal machine and generating a set of machine instructions. FPGAs have, thus, clear differences compared to CPUs: - Pipeline architecture, which allows obtaining successive outputs in constant time. -Possibility of having multiple pipes for concurrent/parallel computation. Thereby, In this project: -We present different implementations of FHE schemes in FPGA-based systems. -We analyse and study advantages and drawbacks of the implemented FHE schemes, compared to related work.

Dispositivo de fijación, cierre y acoplamiento para catéter de perfusión intravenosa

(SPA) Introducción: los medios de fijación a la piel de un catéter venoso periférico, de un catéter venoso central o de un catéter arterial central presentan los siguientes graves inconvenientes: ser la sede de infecciones a nivel del lugar de la punción, provocar una saturación de la zona anatómica, la cual resulta muy difícil de soportar e incómodo para el paciente portador, y suponer un riesgo para el personal de enfermería cuando se usan hilos de sutura para fijar el soporte del catéter. Objetivo: por lo anteriormente expuesto, se ha detecta- do la necesidad de diseñar un dispositivo que reduzca la complejidad y aparatosidad de los sistemas conocidos y empleados en la actualidad, favoreciendo la asepsia y la movilidad del paciente. Método: el desarrollo presentado en este artículo se refie- re a un sistema mecánico de fijación, cierre y acoplamiento para catéter de perfusión intravenosa. El sistema dispone de una pieza circular de pequeño espesor con al menos dos orificios para su fijación subcutánea, centralmente de uno o más conductos para acoplar lúmenes, y de una parte cilín- drica hueca que sobresale a uno de los lados, exteriormente roscada e interiormente lisa con un tetón de posición. Para uso domiciliario se dispone de un tapón de estanqueidad con uno o más tubos de pequeño diámetro que se acoplan en los orificios para lúmenes, una ranura de posición, un tirador y un tapón roscado ciego para el cierre hermético con la parte roscada. Para uso hospitalario se dispone de un tapón intermedio con una o más entradas para lúmenes, así como de un tapón roscado hueco que permite su acopla- miento hermético con la parte roscada. Resultados: el desarrollo descrito en este artículo va a ser utilizado en dos ambientes: ambiente domiciliario y ambiente hospitalario. Además, reduce el riesgo de infec- ción y saturación de la zona anatómica de los pacientes en los que se realiza la punción cutánea en la que se fijan catéteres venosos periféricos, catéteres venosos centrales o catéteres arteriales centrales. (ENG) Introduction: skin fixing devices in peripheral, central or arterial catheters have several important drawbacks: site infection, stacking of material in the anatomical area which is very annoying for the patient and medical staff risk when fixating stitches are used. Objective: to develop a fixing device that simplifies presently used systems, favoring asepsis and motility. Methods: the device herein described is composed by a mechanical fixation, a closing system and coupling for intravenous catheters. The system has a thin circular pie- ce with at least two holes for subcutaneous fixation, one or several conducts for lumina and a hollow cylindrical part in one side, screwed exteriorly and flat inside, with an oriented protuberance. A watertight plug with one or several thin tubes that adapt to the lumina, a positional slot, a handle and a solid screwed tap for perfect closure are available for at home use. An intermediate plug with one or several lumina and a screwed hollow plug are pro- vided for in hospital use. Results: the above described device is intended to be used in two settings: in hospital and at home. It is su- pposed to reduce the risk of infection and stacking of the anatomical site where cutaneo us puncture with fixation of peripheral, central or arterial catheters is performed.