Application of self-organizing techniques for the distribution of heterogeneous multi-tasks in multi-robot systems

This paper focuses on the general problem of coordinating of multi-robot systems, more specifically, it addresses the self-election of heterogeneous and specialized tasks by autonomous robots. In this regard, it has proposed experimenting with two different techniques based chiefly on selforganization and emergence biologically inspired, by applying response threshold models as well as ant colony optimization. Under this approach it can speak of multi-tasks selection instead of multi-tasks allocation, that means, as the agents or robots select the tasks instead of being assigned a task by a central controller. The key element in these algorithms is the estimation of the stimuli and the adaptive update of the thresholds. This means that each robot performs this estimate locally depending on the load or the number of pending tasks to be performed. It has evaluated the robustness of the algorithms, perturbing the number of pending loads to simulate the robot’s error in estimating the real number of pending tasks and also the dynamic generation of loads through time. The paper ends with a critical discussion of experimental results.

Response threshold models and stochastic learning automata for self-coordination of heterogeneous multi-task distribution in multi-robot systems.

This paper focuses on the general problem of coordinating multiple robots. More specifically, it addresses the self-selection of heterogeneous specialized tasks by autonomous robots. In this paper we focus on a specifically distributed or decentralized approach as we are particularly interested in a decentralized solution where the robots themselves autonomously and in an individual manner, are responsible for selecting a particular task so that all the existing tasks are optimally distributed and executed. In this regard, we have established an experimental scenario to solve the corresponding multi-task distribution problem and we propose a solution using two different approaches by applying Response Threshold Models as well as Learning Automata-based probabilistic algorithms. We have evaluated the robustness of the algorithms, perturbing the number of pending loads to simulate the robot’s error in estimating the real number of pending tasks and also the dynamic generation of loads through time. The paper ends with a critical discussion of experimental results.

Self-similar motion of laser half-space plasmas. I. Deflagration regime

The one-dimensional self-similar motion of an initially cold, half-space plasma of electron density 0,produced by the (anomalous) absorption of a laser pulse of irradiation = (j>0f/T(0< (< T) at the critical density nc(«c/«0=eoKe)213, where k, m, are Boltzmann's constant and the ion mass, and Ke X (electron temperature)5'2 = heat conductivity. If a >e- 4 ' 3 , a deflagration wave separates an isentropic compression with a shock bounding the undisturbed plasma, and an isentropic expansion flow to the vacuum. The structures of these three regions are completely determined; in particular, the Chapman-Jouguet condition is proved and the density behind the deflagration is found. The deflagration-compression thickness ratio is large (small) for a^e- 5 ' 3(a>e- 5 ' 3 ) . The compression to expansion ratio for both energy and thickness is 0(e"2). For Z,- large, a deflagration exists even if a~e~413. Condition a>e~4'3 may be applied to pulses that are not linear.

Self-similar motion of laser half-space plasmas. II. Thermal waves and intermediate regimes

The one-dimensional self-similar motion of an initially cold, half-space plasma of electron density n,produced by the (anomalous) absorption of a laser pulse of irradiation

critical density nc, is considered; the analysis, which allows for electron heat conduction and ion-electron energy exchange, involves three dimensionless numbers: e = nc/n0 assumed small, Z, (ion charge number), and a parameter acritical plane lies far in the expansion tail. The results break down when the density is so small that the plasma becomes collisionless. The analysis is also invalid for a too small. Using results previously found for a>€~4'3, a qualitative discussion of how plasma behavior changes with a, is given.

Thermal self-focusing instability in the conduction layer of a laser target

Refraction is included in the stability analysis of the corona ablated from a laser target, assuming conduction restricted to a thin layer and absorption at the critical density inside it. A thermal self-focusing instability, with growth rate ~ (ion-electron collision frequency) X (electron-to-ion mass ratio), is found.

Self-consistent resonance absorption with two layer profile steepening

Resonance absorption of p-polarized light, incident at angle 6 on a flowing, stratified plasma, is analyzed; profile steepening within (i) a layer around the turning point, and (ii) a thinner,embedded sublayer at the critical surface is taken into account self-consistently. The entire steepened region is taken as collisionless and isothermal. The structure of the main layer shows a variety of regimes, depending on how the flow crosses a sonic point. The structure of the sublayer is also determined; it is entirely subsonic (with no wave breaking) for a well-defined,broad parameter range. Density changes across both layer and sublayer, and fractional absorption, are given in terms of [(wavelength)2 Xintensity/temperature], and (temperature/mec2). The flow outside the double structure is also analyzed for particular conditions.

Run-Time Scalable Hardware for Reconfigurable Systems

La optimización de parámetros tales como el consumo de potencia, la cantidad de recursos lógicos empleados o la ocupación de memoria ha sido siempre una de las preocupaciones principales a la hora de diseñar sistemas embebidos. Esto es debido a que se trata de sistemas dotados de una cantidad de recursos limitados, y que han sido tradicionalmente empleados para un propósito específico, que permanece invariable a lo largo de toda la vida útil del sistema. Sin embargo, el uso de sistemas embebidos se ha extendido a áreas de aplicación fuera de su ámbito tradicional, caracterizadas por una mayor demanda computacional. Así, por ejemplo, algunos de estos sistemas deben llevar a cabo un intenso procesado de señales multimedia o la transmisión de datos mediante sistemas de comunicaciones de alta capacidad. Por otra parte, las condiciones de operación del sistema pueden variar en tiempo real. Esto sucede, por ejemplo, si su funcionamiento depende de datos medidos por el propio sistema o recibidos a través de la red, de las demandas del usuario en cada momento, o de condiciones internas del propio dispositivo, tales como la duración de la batería. Como consecuencia de la existencia de requisitos de operación dinámicos es necesario ir hacia una gestión dinámica de los recursos del sistema. Si bien el software es inherentemente flexible, no ofrece una potencia computacional tan alta como el hardware. Por lo tanto, el hardware reconfigurable aparece como una solución adecuada para tratar con mayor flexibilidad los requisitos variables dinámicamente en sistemas con alta demanda computacional. La flexibilidad y adaptabilidad del hardware requieren de dispositivos reconfigurables que permitan la modificación de su funcionalidad bajo demanda. En esta tesis se han seleccionado las FPGAs (Field Programmable Gate Arrays) como los dispositivos más apropiados, hoy en día, para implementar sistemas basados en hardware reconfigurable De entre todas las posibilidades existentes para explotar la capacidad de reconfiguración de las FPGAs comerciales, se ha seleccionado la reconfiguración dinámica y parcial. Esta técnica consiste en substituir una parte de la lógica del dispositivo, mientras el resto continúa en funcionamiento. La capacidad de reconfiguración dinámica y parcial de las FPGAs es empleada en esta tesis para tratar con los requisitos de flexibilidad y de capacidad computacional que demandan los dispositivos embebidos. La propuesta principal de esta tesis doctoral es el uso de arquitecturas de procesamiento escalables espacialmente, que son capaces de adaptar su funcionalidad y rendimiento en tiempo real, estableciendo un compromiso entre dichos parámetros y la cantidad de lógica que ocupan en el dispositivo. A esto nos referimos con arquitecturas con huellas escalables. En particular, se propone el uso de arquitecturas altamente paralelas, modulares, regulares y con una alta localidad en sus comunicaciones, para este propósito. El tamaño de dichas arquitecturas puede ser modificado mediante la adición o eliminación de algunos de los módulos que las componen, tanto en una dimensión como en dos. Esta estrategia permite implementar soluciones escalables, sin tener que contar con una versión de las mismas para cada uno de los tamaños posibles de la arquitectura. De esta manera se reduce significativamente el tiempo necesario para modificar su tamaño, así como la cantidad de memoria necesaria para almacenar todos los archivos de configuración. En lugar de proponer arquitecturas para aplicaciones específicas, se ha optado por patrones de procesamiento genéricos, que pueden ser ajustados para solucionar distintos problemas en el estado del arte. A este respecto, se proponen patrones basados en esquemas sistólicos, así como de tipo wavefront. Con el objeto de poder ofrecer una solución integral, se han tratado otros aspectos relacionados con el diseño y el funcionamiento de las arquitecturas, tales como el control del proceso de reconfiguración de la FPGA, la integración de las arquitecturas en el resto del sistema, así como las técnicas necesarias para su implementación. Por lo que respecta a la implementación, se han tratado distintos aspectos de bajo nivel dependientes del dispositivo. Algunas de las propuestas realizadas a este respecto en la presente tesis doctoral son un router que es capaz de garantizar el correcto rutado de los módulos reconfigurables dentro del área destinada para ellos, así como una estrategia para la comunicación entre módulos que no introduce ningún retardo ni necesita emplear recursos configurables del dispositivo. El flujo de diseño propuesto se ha automatizado mediante una herramienta denominada DREAMS. La herramienta se encarga de la modificación de las netlists correspondientes a cada uno de los módulos reconfigurables del sistema, y que han sido generadas previamente mediante herramientas comerciales. Por lo tanto, el flujo propuesto se entiende como una etapa de post-procesamiento, que adapta esas netlists a los requisitos de la reconfiguración dinámica y parcial. Dicha modificación la lleva a cabo la herramienta de una forma completamente automática, por lo que la productividad del proceso de diseño aumenta de forma evidente. Para facilitar dicho proceso, se ha dotado a la herramienta de una interfaz gráfica. El flujo de diseño propuesto, y la herramienta que lo soporta, tienen características específicas para abordar el diseño de las arquitecturas dinámicamente escalables propuestas en esta tesis. Entre ellas está el soporte para el realojamiento de módulos reconfigurables en posiciones del dispositivo distintas a donde el módulo es originalmente implementado, así como la generación de estructuras de comunicación compatibles con la simetría de la arquitectura. El router has sido empleado también en esta tesis para obtener un rutado simétrico entre nets equivalentes. Dicha posibilidad ha sido explotada para aumentar la protección de circuitos con altos requisitos de seguridad, frente a ataques de canal lateral, mediante la implantación de lógica complementaria con rutado idéntico. Para controlar el proceso de reconfiguración de la FPGA, se propone en esta tesis un motor de reconfiguración especialmente adaptado a los requisitos de las arquitecturas dinámicamente escalables. Además de controlar el puerto de reconfiguración, el motor de reconfiguración ha sido dotado de la capacidad de realojar módulos reconfigurables en posiciones arbitrarias del dispositivo, en tiempo real. De esta forma, basta con generar un único bitstream por cada módulo reconfigurable del sistema, independientemente de la posición donde va a ser finalmente reconfigurado. La estrategia seguida para implementar el proceso de realojamiento de módulos es diferente de las propuestas existentes en el estado del arte, pues consiste en la composición de los archivos de configuración en tiempo real. De esta forma se consigue aumentar la velocidad del proceso, mientras que se reduce la longitud de los archivos de configuración parciales a almacenar en el sistema. El motor de reconfiguración soporta módulos reconfigurables con una altura menor que la altura de una región de reloj del dispositivo. Internamente, el motor se encarga de la combinación de los frames que describen el nuevo módulo, con la configuración existente en el dispositivo previamente. El escalado de las arquitecturas de procesamiento propuestas en esta tesis también se puede beneficiar de este mecanismo. Se ha incorporado también un acceso directo a una memoria externa donde se pueden almacenar bitstreams parciales. Para acelerar el proceso de reconfiguración se ha hecho funcionar el ICAP por encima de la máxima frecuencia de reloj aconsejada por el fabricante. Así, en el caso de Virtex-5, aunque la máxima frecuencia del reloj deberían ser 100 MHz, se ha conseguido hacer funcionar el puerto de reconfiguración a frecuencias de operación de hasta 250 MHz, incluyendo el proceso de realojamiento en tiempo real. Se ha previsto la posibilidad de portar el motor de reconfiguración a futuras familias de FPGAs. Por otro lado, el motor de reconfiguración se puede emplear para inyectar fallos en el propio dispositivo hardware, y así ser capaces de evaluar la tolerancia ante los mismos que ofrecen las arquitecturas reconfigurables. Los fallos son emulados mediante la generación de archivos de configuración a los que intencionadamente se les ha introducido un error, de forma que se modifica su funcionalidad. Con el objetivo de comprobar la validez y los beneficios de las arquitecturas propuestas en esta tesis, se han seguido dos líneas principales de aplicación. En primer lugar, se propone su uso como parte de una plataforma adaptativa basada en hardware evolutivo, con capacidad de escalabilidad, adaptabilidad y recuperación ante fallos. En segundo lugar, se ha desarrollado un deblocking filter escalable, adaptado a la codificación de vídeo escalable, como ejemplo de aplicación de las arquitecturas de tipo wavefront propuestas. El hardware evolutivo consiste en el uso de algoritmos evolutivos para diseñar hardware de forma autónoma, explotando la flexibilidad que ofrecen los dispositivos reconfigurables. En este caso, los elementos de procesamiento que componen la arquitectura son seleccionados de una biblioteca de elementos presintetizados, de acuerdo con las decisiones tomadas por el algoritmo evolutivo, en lugar de definir la configuración de las mismas en tiempo de diseño. De esta manera, la configuración del core puede cambiar cuando lo hacen las condiciones del entorno, en tiempo real, por lo que se consigue un control autónomo del proceso de reconfiguración dinámico. Así, el sistema es capaz de optimizar, de forma autónoma, su propia configuración. El hardware evolutivo tiene una capacidad inherente de auto-reparación. Se ha probado que las arquitecturas evolutivas propuestas en esta tesis son tolerantes ante fallos, tanto transitorios, como permanentes y acumulativos. La plataforma evolutiva se ha empleado para implementar filtros de eliminación de ruido. La escalabilidad también ha sido aprovechada en esta aplicación. Las arquitecturas evolutivas escalables permiten la adaptación autónoma de los cores de procesamiento ante fluctuaciones en la cantidad de recursos disponibles en el sistema. Por lo tanto, constituyen un ejemplo de escalabilidad dinámica para conseguir un determinado nivel de calidad, que puede variar en tiempo real. Se han propuesto dos variantes de sistemas escalables evolutivos. El primero consiste en un único core de procesamiento evolutivo, mientras que el segundo está formado por un número variable de arrays de procesamiento. La codificación de vídeo escalable, a diferencia de los codecs no escalables, permite la decodificación de secuencias de vídeo con diferentes niveles de calidad, de resolución temporal o de resolución espacial, descartando la información no deseada. Existen distintos algoritmos que soportan esta característica. En particular, se va a emplear el estándar Scalable Video Coding (SVC), que ha sido propuesto como una extensión de H.264/AVC, ya que este último es ampliamente utilizado tanto en la industria, como a nivel de investigación. Para poder explotar toda la flexibilidad que ofrece el estándar, hay que permitir la adaptación de las características del decodificador en tiempo real. El uso de las arquitecturas dinámicamente escalables es propuesto en esta tesis con este objetivo. El deblocking filter es un algoritmo que tiene como objetivo la mejora de la percepción visual de la imagen reconstruida, mediante el suavizado de los "artefactos" de bloque generados en el lazo del codificador. Se trata de una de las tareas más intensivas en procesamiento de datos de H.264/AVC y de SVC, y además, su carga computacional es altamente dependiente del nivel de escalabilidad seleccionado en el decodificador. Por lo tanto, el deblocking filter ha sido seleccionado como prueba de concepto de la aplicación de las arquitecturas dinámicamente escalables para la compresión de video. La arquitectura propuesta permite añadir o eliminar unidades de computación, siguiendo un esquema de tipo wavefront. La arquitectura ha sido propuesta conjuntamente con un esquema de procesamiento en paralelo del deblocking filter a nivel de macrobloque, de tal forma que cuando se varía del tamaño de la arquitectura, el orden de filtrado de los macrobloques varia de la misma manera. El patrón propuesto se basa en la división del procesamiento de cada macrobloque en dos etapas independientes, que se corresponden con el filtrado horizontal y vertical de los bloques dentro del macrobloque. Las principales contribuciones originales de esta tesis son las siguientes: - El uso de arquitecturas altamente regulares, modulares, paralelas y con una intensa localidad en sus comunicaciones, para implementar cores de procesamiento dinámicamente reconfigurables. - El uso de arquitecturas bidimensionales, en forma de malla, para construir arquitecturas dinámicamente escalables, con una huella escalable. De esta forma, las arquitecturas permiten establecer un compromiso entre el área que ocupan en el dispositivo, y las prestaciones que ofrecen en cada momento. Se proponen plantillas de procesamiento genéricas, de tipo sistólico o wavefront, que pueden ser adaptadas a distintos problemas de procesamiento. - Un flujo de diseño y una herramienta que lo soporta, para el diseño de sistemas reconfigurables dinámicamente, centradas en el diseño de las arquitecturas altamente paralelas, modulares y regulares propuestas en esta tesis. - Un esquema de comunicaciones entre módulos reconfigurables que no introduce ningún retardo ni requiere el uso de recursos lógicos propios. - Un router flexible, capaz de resolver los conflictos de rutado asociados con el diseño de sistemas reconfigurables dinámicamente. - Un algoritmo de optimización para sistemas formados por múltiples cores escalables que optimice, mediante un algoritmo genético, los parámetros de dicho sistema. Se basa en un modelo conocido como el problema de la mochila. - Un motor de reconfiguración adaptado a los requisitos de las arquitecturas altamente regulares y modulares. Combina una alta velocidad de reconfiguración, con la capacidad de realojar módulos en tiempo real, incluyendo el soporte para la reconfiguración de regiones que ocupan menos que una región de reloj, así como la réplica de un módulo reconfigurable en múltiples posiciones del dispositivo. - Un mecanismo de inyección de fallos que, empleando el motor de reconfiguración del sistema, permite evaluar los efectos de fallos permanentes y transitorios en arquitecturas reconfigurables. - La demostración de las posibilidades de las arquitecturas propuestas en esta tesis para la implementación de sistemas de hardware evolutivos, con una alta capacidad de procesamiento de datos. - La implementación de sistemas de hardware evolutivo escalables, que son capaces de tratar con la fluctuación de la cantidad de recursos disponibles en el sistema, de una forma autónoma. - Una estrategia de procesamiento en paralelo para el deblocking filter compatible con los estándares H.264/AVC y SVC que reduce el número de ciclos de macrobloque necesarios para procesar un frame de video. - Una arquitectura dinámicamente escalable que permite la implementación de un nuevo deblocking filter, totalmente compatible con los estándares H.264/AVC y SVC, que explota el paralelismo a nivel de macrobloque. El presente documento se organiza en siete capítulos. En el primero se ofrece una introducción al marco tecnológico de esta tesis, especialmente centrado en la reconfiguración dinámica y parcial de FPGAs. También se motiva la necesidad de las arquitecturas dinámicamente escalables propuestas en esta tesis. En el capítulo 2 se describen las arquitecturas dinámicamente escalables. Dicha descripción incluye la mayor parte de las aportaciones a nivel arquitectural realizadas en esta tesis. Por su parte, el flujo de diseño adaptado a dichas arquitecturas se propone en el capítulo 3. El motor de reconfiguración se propone en el 4, mientras que el uso de dichas arquitecturas para implementar sistemas de hardware evolutivo se aborda en el 5. El deblocking filter escalable se describe en el 6, mientras que las conclusiones finales de esta tesis, así como la descripción del trabajo futuro, son abordadas en el capítulo 7. ABSTRACT The optimization of system parameters, such as power dissipation, the amount of hardware resources and the memory footprint, has been always a main concern when dealing with the design of resource-constrained embedded systems. This situation is even more demanding nowadays. Embedded systems cannot anymore be considered only as specific-purpose computers, designed for a particular functionality that remains unchanged during their lifetime. Differently, embedded systems are now required to deal with more demanding and complex functions, such as multimedia data processing and high-throughput connectivity. In addition, system operation may depend on external data, the user requirements or internal variables of the system, such as the battery life-time. All these conditions may vary at run-time, leading to adaptive scenarios. As a consequence of both the growing computational complexity and the existence of dynamic requirements, dynamic resource management techniques for embedded systems are needed. Software is inherently flexible, but it cannot meet the computing power offered by hardware solutions. Therefore, reconfigurable hardware emerges as a suitable technology to deal with the run-time variable requirements of complex embedded systems. Adaptive hardware requires the use of reconfigurable devices, where its functionality can be modified on demand. In this thesis, Field Programmable Gate Arrays (FPGAs) have been selected as the most appropriate commercial technology existing nowadays to implement adaptive hardware systems. There are different ways of exploiting reconfigurability in reconfigurable devices. Among them is dynamic and partial reconfiguration. This is a technique which consists in substituting part of the FPGA logic on demand, while the rest of the device continues working. The strategy followed in this thesis is to exploit the dynamic and partial reconfiguration of commercial FPGAs to deal with the flexibility and complexity demands of state-of-the-art embedded systems. The proposal of this thesis to deal with run-time variable system conditions is the use of spatially scalable processing hardware IP cores, which are able to adapt their functionality or performance at run-time, trading them off with the amount of logic resources they occupy in the device. This is referred to as a scalable footprint in the context of this thesis. The distinguishing characteristic of the proposed cores is that they rely on highly parallel, modular and regular architectures, arranged in one or two dimensions. These architectures can be scaled by means of the addition or removal of the composing blocks. This strategy avoids implementing a full version of the core for each possible size, with the corresponding benefits in terms of scaling and adaptation time, as well as bitstream storage memory requirements. Instead of providing specific-purpose architectures, generic architectural templates, which can be tuned to solve different problems, are proposed in this thesis. Architectures following both systolic and wavefront templates have been selected. Together with the proposed scalable architectural templates, other issues needed to ensure the proper design and operation of the scalable cores, such as the device reconfiguration control, the run-time management of the architecture and the implementation techniques have been also addressed in this thesis. With regard to the implementation of dynamically reconfigurable architectures, device dependent low-level details are addressed. Some of the aspects covered in this thesis are the area constrained routing for reconfigurable modules, or an inter-module communication strategy which does not introduce either extra delay or logic overhead. The system implementation, from the hardware description to the device configuration bitstream, has been fully automated by modifying the netlists corresponding to each of the system modules, which are previously generated using the vendor tools. This modification is therefore envisaged as a post-processing step. Based on these implementation proposals, a design tool called DREAMS (Dynamically Reconfigurable Embedded and Modular Systems) has been created, including a graphic user interface. The tool has specific features to cope with modular and regular architectures, including the support for module relocation and the inter-module communications scheme based on the symmetry of the architecture. The core of the tool is a custom router, which has been also exploited in this thesis to obtain symmetric routed nets, with the aim of enhancing the protection of critical reconfigurable circuits against side channel attacks. This is achieved by duplicating the logic with an exactly equal routing. In order to control the reconfiguration process of the FPGA, a Reconfiguration Engine suited to the specific requirements set by the proposed architectures was also proposed. Therefore, in addition to controlling the reconfiguration port, the Reconfiguration Engine has been enhanced with the online relocation ability, which allows employing a unique configuration bitstream for all the positions where the module may be placed in the device. Differently to the existing relocating solutions, which are based on bitstream parsers, the proposed approach is based on the online composition of bitstreams. This strategy allows increasing the speed of the process, while the length of partial bitstreams is also reduced. The height of the reconfigurable modules can be lower than the height of a clock region. The Reconfiguration Engine manages the merging process of the new and the existing configuration frames within each clock region. The process of scaling up and down the hardware cores also benefits from this technique. A direct link to an external memory where partial bitstreams can be stored has been also implemented. In order to accelerate the reconfiguration process, the ICAP has been overclocked over the speed reported by the manufacturer. In the case of Virtex-5, even though the maximum frequency of the ICAP is reported to be 100 MHz, valid operations at 250 MHz have been achieved, including the online relocation process. Portability of the reconfiguration solution to today's and probably, future FPGAs, has been also considered. The reconfiguration engine can be also used to inject faults in real hardware devices, and this way being able to evaluate the fault tolerance offered by the reconfigurable architectures. Faults are emulated by introducing partial bitstreams intentionally modified to provide erroneous functionality. To prove the validity and the benefits offered by the proposed architectures, two demonstration application lines have been envisaged. First, scalable architectures have been employed to develop an evolvable hardware platform with adaptability, fault tolerance and scalability properties. Second, they have been used to implement a scalable deblocking filter suited to scalable video coding. Evolvable Hardware is the use of evolutionary algorithms to design hardware in an autonomous way, exploiting the flexibility offered by reconfigurable devices. In this case, processing elements composing the architecture are selected from a presynthesized library of processing elements, according to the decisions taken by the algorithm, instead of being decided at design time. This way, the configuration of the array may change as run-time environmental conditions do, achieving autonomous control of the dynamic reconfiguration process. Thus, the self-optimization property is added to the native self-configurability of the dynamically scalable architectures. In addition, evolvable hardware adaptability inherently offers self-healing features. The proposal has proved to be self-tolerant, since it is able to self-recover from both transient and cumulative permanent faults. The proposed evolvable architecture has been used to implement noise removal image filters. Scalability has been also exploited in this application. Scalable evolvable hardware architectures allow the autonomous adaptation of the processing cores to a fluctuating amount of resources available in the system. Thus, it constitutes an example of the dynamic quality scalability tackled in this thesis. Two variants have been proposed. The first one consists in a single dynamically scalable evolvable core, and the second one contains a variable number of processing cores. Scalable video is a flexible approach for video compression, which offers scalability at different levels. Differently to non-scalable codecs, a scalable video bitstream can be decoded with different levels of quality, spatial or temporal resolutions, by discarding the undesired information. The interest in this technology has been fostered by the development of the Scalable Video Coding (SVC) standard, as an extension of H.264/AVC. In order to exploit all the flexibility offered by the standard, it is necessary to adapt the characteristics of the decoder to the requirements of each client during run-time. The use of dynamically scalable architectures is proposed in this thesis with this aim. The deblocking filter algorithm is the responsible of improving the visual perception of a reconstructed image, by smoothing blocking artifacts generated in the encoding loop. This is one of the most computationally intensive tasks of the standard, and furthermore, it is highly dependent on the selected scalability level in the decoder. Therefore, the deblocking filter has been selected as a proof of concept of the implementation of dynamically scalable architectures for video compression. The proposed architecture allows the run-time addition or removal of computational units working in parallel to change its level of parallelism, following a wavefront computational pattern. Scalable architecture is offered together with a scalable parallelization strategy at the macroblock level, such that when the size of the architecture changes, the macroblock filtering order is modified accordingly. The proposed pattern is based on the division of the macroblock processing into two independent stages, corresponding to the horizontal and vertical filtering of the blocks within the macroblock. The main contributions of this thesis are: - The use of highly parallel, modular, regular and local architectures to implement dynamically reconfigurable processing IP cores, for data intensive applications with flexibility requirements. - The use of two-dimensional mesh-type arrays as architectural templates to build dynamically reconfigurable IP cores, with a scalable footprint. The proposal consists in generic architectural templates, which can be tuned to solve different computational problems. •A design flow and a tool targeting the design of DPR systems, focused on highly parallel, modular and local architectures. - An inter-module communication strategy, which does not introduce delay or area overhead, named Virtual Borders. - A custom and flexible router to solve the routing conflicts as well as the inter-module communication problems, appearing during the design of DPR systems. - An algorithm addressing the optimization of systems composed of multiple scalable cores, which size can be decided individually, to optimize the system parameters. It is based on a model known as the multi-dimensional multi-choice Knapsack problem. - A reconfiguration engine tailored to the requirements of highly regular and modular architectures. It combines a high reconfiguration throughput with run-time module relocation capabilities, including the support for sub-clock reconfigurable regions and the replication in multiple positions. - A fault injection mechanism which takes advantage of the system reconfiguration engine, as well as the modularity of the proposed reconfigurable architectures, to evaluate the effects of transient and permanent faults in these architectures. - The demonstration of the possibilities of the architectures proposed in this thesis to implement evolvable hardware systems, while keeping a high processing throughput. - The implementation of scalable evolvable hardware systems, which are able to adapt to the fluctuation of the amount of resources available in the system, in an autonomous way. - A parallelization strategy for the H.264/AVC and SVC deblocking filter, which reduces the number of macroblock cycles needed to process the whole frame. - A dynamically scalable architecture that permits the implementation of a novel deblocking filter module, fully compliant with the H.264/AVC and SVC standards, which exploits the macroblock level parallelism of the algorithm. This document is organized in seven chapters. In the first one, an introduction to the technology framework of this thesis, specially focused on dynamic and partial reconfiguration, is provided. The need for the dynamically scalable processing architectures proposed in this work is also motivated in this chapter. In chapter 2, dynamically scalable architectures are described. Description includes most of the architectural contributions of this work. The design flow tailored to the scalable architectures, together with the DREAMs tool provided to implement them, are described in chapter 3. The reconfiguration engine is described in chapter 4. The use of the proposed scalable archtieectures to implement evolvable hardware systems is described in chapter 5, while the scalable deblocking filter is described in chapter 6. Final conclusions of this thesis, and the description of future work, are addressed in chapter 7.

Self-similar deflagration in laser half-plasmas

The self-similar motion of a half-space plasma, generated by a linear pulse of laser radiation absorbed anomalously at the critical density, has been studied. The resulting plasma structure has been completely determined for [pulse duration (critical density)maximum irradiation] large enough

Assessment of CTF boiling transition and critical heat flux modeling capabilities using the OECD/NRC BFBT and PSBT benchmark databases

Over the last few years, the Pennsylvania State University (PSU) under the sponsorship of the US Nuclear Regulatory Commission (NRC) has prepared, organized, conducted, and summarized two international benchmarks based on the NUPEC data—the OECD/NRC Full-Size Fine-Mesh Bundle Test (BFBT) Benchmark and the OECD/NRC PWR Sub-Channel and Bundle Test (PSBT) Benchmark. The benchmarks’ activities have been conducted in cooperation with the Nuclear Energy Agency/Organization for Economic Co-operation and Development (NEA/OECD) and the Japan Nuclear Energy Safety (JNES) Organization. This paper presents an application of the joint Penn State University/Technical University of Madrid (UPM) version of the well-known sub-channel code COBRA-TF (Coolant Boiling in Rod Array-Two Fluid), namely, CTF, to the steady state critical power and departure from nucleate boiling (DNB) exercises of the OECD/NRC BFBT and PSBT benchmarks. The goal is two-fold: firstly, to assess these models and to examine their strengths and weaknesses; and secondly, to identify the areas for improvement.

A self-timed multipurpose delay sensor for field programmable gate arrays (FPGAs)

This paper presents a novel self-timed multi-purpose sensor especially conceived for Field Programmable Gate Arrays (FPGAs). The aim of the sensor is to measure performance variations during the life-cycle of the device, such as process variability, critical path timing and temperature variations. The proposed topology, through the use of both combinational and sequential FPGA elements, amplifies the time of a signal traversing a delay chain to produce a pulse whose width is the sensor’s measurement. The sensor is fully self-timed, avoiding the need for clock distribution networks and eliminating the limitations imposed by the system clock. One single off- or on-chip time-to-digital converter is able to perform digitization of several sensors in a single operation. These features allow for a simplified approach for designers wanting to intertwine a multi-purpose sensor network with their application logic. Employed as a temperature sensor, it has been measured to have an error of ±0.67 °C, over the range of 20–100 °C, employing 20 logic elements with a 2-point calibration.

Side-Channel Attack Protection Techniques in FPGA Systems using Enhanced Dual-Rail Solutions

Esta tesis doctoral se centra principalmente en técnicas de ataque y contramedidas relacionadas con ataques de canal lateral (SCA por sus siglas en inglés), que han sido propuestas dentro del campo de investigación académica desde hace 17 años. Las investigaciones relacionadas han experimentado un notable crecimiento en las últimas décadas, mientras que los diseños enfocados en la protección sólida y eficaz contra dichos ataques aún se mantienen como un tema de investigación abierto, en el que se necesitan iniciativas más confiables para la protección de la información persona de empresa y de datos nacionales. El primer uso documentado de codificación secreta se remonta a alrededor de 1700 B.C., cuando los jeroglíficos del antiguo Egipto eran descritos en las inscripciones. La seguridad de la información siempre ha supuesto un factor clave en la transmisión de datos relacionados con inteligencia diplomática o militar. Debido a la evolución rápida de las técnicas modernas de comunicación, soluciones de cifrado se incorporaron por primera vez para garantizar la seguridad, integridad y confidencialidad de los contextos de transmisión a través de cables sin seguridad o medios inalámbricos. Debido a las restricciones de potencia de cálculo antes de la era del ordenador, la técnica de cifrado simple era un método más que suficiente para ocultar la información. Sin embargo, algunas vulnerabilidades algorítmicas pueden ser explotadas para restaurar la regla de codificación sin mucho esfuerzo. Esto ha motivado nuevas investigaciones en el área de la criptografía, con el fin de proteger el sistema de información ante sofisticados algoritmos. Con la invención de los ordenadores se ha acelerado en gran medida la implementación de criptografía segura, que ofrece resistencia eficiente encaminada a obtener mayores capacidades de computación altamente reforzadas. Igualmente, sofisticados cripto-análisis han impulsado las tecnologías de computación. Hoy en día, el mundo de la información ha estado involucrado con el campo de la criptografía, enfocada a proteger cualquier campo a través de diversas soluciones de cifrado. Estos enfoques se han fortalecido debido a la unificación optimizada de teorías matemáticas modernas y prácticas eficaces de hardware, siendo posible su implementación en varias plataformas (microprocesador, ASIC, FPGA, etc.). Las necesidades y requisitos de seguridad en la industria son las principales métricas de conducción en el diseño electrónico, con el objetivo de promover la fabricación de productos de gran alcance sin sacrificar la seguridad de los clientes. Sin embargo, una vulnerabilidad en la implementación práctica encontrada por el Prof. Paul Kocher, et al en 1996 implica que un circuito digital es inherentemente vulnerable a un ataque no convencional, lo cual fue nombrado posteriormente como ataque de canal lateral, debido a su fuente de análisis. Sin embargo, algunas críticas sobre los algoritmos criptográficos teóricamente seguros surgieron casi inmediatamente después de este descubrimiento. En este sentido, los circuitos digitales consisten típicamente en un gran número de celdas lógicas fundamentales (como MOS - Metal Oxide Semiconductor), construido sobre un sustrato de silicio durante la fabricación. La lógica de los circuitos se realiza en función de las innumerables conmutaciones de estas células. Este mecanismo provoca inevitablemente cierta emanación física especial que puede ser medida y correlacionada con el comportamiento interno del circuito. SCA se puede utilizar para revelar datos confidenciales (por ejemplo, la criptografía de claves), analizar la arquitectura lógica, el tiempo e incluso inyectar fallos malintencionados a los circuitos que se implementan en sistemas embebidos, como FPGAs, ASICs, o tarjetas inteligentes. Mediante el uso de la comparación de correlación entre la cantidad de fuga estimada y las fugas medidas de forma real, información confidencial puede ser reconstruida en mucho menos tiempo y computación. Para ser precisos, SCA básicamente cubre una amplia gama de tipos de ataques, como los análisis de consumo de energía y radiación ElectroMagnética (EM). Ambos se basan en análisis estadístico y, por lo tanto, requieren numerosas muestras. Los algoritmos de cifrado no están intrínsecamente preparados para ser resistentes ante SCA. Es por ello que se hace necesario durante la implementación de circuitos integrar medidas que permitan camuflar las fugas a través de "canales laterales". Las medidas contra SCA están evolucionando junto con el desarrollo de nuevas técnicas de ataque, así como la continua mejora de los dispositivos electrónicos. Las características físicas requieren contramedidas sobre la capa física, que generalmente se pueden clasificar en soluciones intrínsecas y extrínsecas. Contramedidas extrínsecas se ejecutan para confundir la fuente de ataque mediante la integración de ruido o mala alineación de la actividad interna. Comparativamente, las contramedidas intrínsecas están integradas en el propio algoritmo, para modificar la aplicación con el fin de minimizar las fugas medibles, o incluso hacer que dichas fugas no puedan ser medibles. Ocultación y Enmascaramiento son dos técnicas típicas incluidas en esta categoría. Concretamente, el enmascaramiento se aplica a nivel algorítmico, para alterar los datos intermedios sensibles con una máscara de manera reversible. A diferencia del enmascaramiento lineal, las operaciones no lineales que ampliamente existen en criptografías modernas son difíciles de enmascarar. Dicho método de ocultación, que ha sido verificado como una solución efectiva, comprende principalmente la codificación en doble carril, que está ideado especialmente para aplanar o eliminar la fuga dependiente de dato en potencia o en EM. En esta tesis doctoral, además de la descripción de las metodologías de ataque, se han dedicado grandes esfuerzos sobre la estructura del prototipo de la lógica propuesta, con el fin de realizar investigaciones enfocadas a la seguridad sobre contramedidas de arquitectura a nivel lógico. Una característica de SCA reside en el formato de las fuentes de fugas. Un típico ataque de canal lateral se refiere al análisis basado en la potencia, donde la capacidad fundamental del transistor MOS y otras capacidades parásitas son las fuentes esenciales de fugas. Por lo tanto, una lógica robusta resistente a SCA debe eliminar o mitigar las fugas de estas micro-unidades, como las puertas lógicas básicas, los puertos I/O y las rutas. Las herramientas EDA proporcionadas por los vendedores manipulan la lógica desde un nivel más alto, en lugar de realizarlo desde el nivel de puerta, donde las fugas de canal lateral se manifiestan. Por lo tanto, las implementaciones clásicas apenas satisfacen estas necesidades e inevitablemente atrofian el prototipo. Por todo ello, la implementación de un esquema de diseño personalizado y flexible ha de ser tomado en cuenta. En esta tesis se presenta el diseño y la implementación de una lógica innovadora para contrarrestar SCA, en la que se abordan 3 aspectos fundamentales: I. Se basa en ocultar la estrategia sobre el circuito en doble carril a nivel de puerta para obtener dinámicamente el equilibrio de las fugas en las capas inferiores; II. Esta lógica explota las características de la arquitectura de las FPGAs, para reducir al mínimo el gasto de recursos en la implementación; III. Se apoya en un conjunto de herramientas asistentes personalizadas, incorporadas al flujo genérico de diseño sobre FPGAs, con el fin de manipular los circuitos de forma automática. El kit de herramientas de diseño automático es compatible con la lógica de doble carril propuesta, para facilitar la aplicación práctica sobre la familia de FPGA del fabricante Xilinx. En este sentido, la metodología y las herramientas son flexibles para ser extendido a una amplia gama de aplicaciones en las que se desean obtener restricciones mucho más rígidas y sofisticadas a nivel de puerta o rutado. En esta tesis se realiza un gran esfuerzo para facilitar el proceso de implementación y reparación de lógica de doble carril genérica. La viabilidad de las soluciones propuestas es validada mediante la selección de algoritmos criptográficos ampliamente utilizados, y su evaluación exhaustiva en comparación con soluciones anteriores. Todas las propuestas están respaldadas eficazmente a través de ataques experimentales con el fin de validar las ventajas de seguridad del sistema. El presente trabajo de investigación tiene la intención de cerrar la brecha entre las barreras de implementación y la aplicación efectiva de lógica de doble carril. En esencia, a lo largo de esta tesis se describirá un conjunto de herramientas de implementación para FPGAs que se han desarrollado para trabajar junto con el flujo de diseño genérico de las mismas, con el fin de lograr crear de forma innovadora la lógica de doble carril. Un nuevo enfoque en el ámbito de la seguridad en el cifrado se propone para obtener personalización, automatización y flexibilidad en el prototipo de circuito de bajo nivel con granularidad fina. Las principales contribuciones del presente trabajo de investigación se resumen brevemente a continuación: Lógica de Precharge Absorbed-DPL logic: El uso de la conversión de netlist para reservar LUTs libres para ejecutar la señal de precharge y Ex en una lógica DPL. Posicionamiento entrelazado Row-crossed con pares idénticos de rutado en redes de doble carril, lo que ayuda a aumentar la resistencia frente a la medición EM selectiva y mitigar los impactos de las variaciones de proceso. Ejecución personalizada y herramientas de conversión automática para la generación de redes idénticas para la lógica de doble carril propuesta. (a) Para detectar y reparar conflictos en las conexiones; (b) Detectar y reparar las rutas asimétricas. (c) Para ser utilizado en otras lógicas donde se requiere un control estricto de las interconexiones en aplicaciones basadas en Xilinx. Plataforma CPA de pruebas personalizadas para el análisis de EM y potencia, incluyendo la construcción de dicha plataforma, el método de medición y análisis de los ataques. Análisis de tiempos para cuantificar los niveles de seguridad. División de Seguridad en la conversión parcial de un sistema de cifrado complejo para reducir los costes de la protección. Prueba de concepto de un sistema de calefacción auto-adaptativo para mitigar los impactos eléctricos debido a la variación del proceso de silicio de manera dinámica. La presente tesis doctoral se encuentra organizada tal y como se detalla a continuación: En el capítulo 1 se abordan los fundamentos de los ataques de canal lateral, que abarca desde conceptos básicos de teoría de modelos de análisis, además de la implementación de la plataforma y la ejecución de los ataques. En el capítulo 2 se incluyen las estrategias de resistencia SCA contra los ataques de potencia diferencial y de EM. Además de ello, en este capítulo se propone una lógica en doble carril compacta y segura como contribución de gran relevancia, así como también se presentará la transformación lógica basada en un diseño a nivel de puerta. Por otra parte, en el Capítulo 3 se abordan los desafíos relacionados con la implementación de lógica en doble carril genérica. Así mismo, se describirá un flujo de diseño personalizado para resolver los problemas de aplicación junto con una herramienta de desarrollo automático de aplicaciones propuesta, para mitigar las barreras de diseño y facilitar los procesos. En el capítulo 4 se describe de forma detallada la elaboración e implementación de las herramientas propuestas. Por otra parte, la verificación y validaciones de seguridad de la lógica propuesta, así como un sofisticado experimento de verificación de la seguridad del rutado, se describen en el capítulo 5. Por último, un resumen de las conclusiones de la tesis y las perspectivas como líneas futuras se incluyen en el capítulo 6. Con el fin de profundizar en el contenido de la tesis doctoral, cada capítulo se describe de forma más detallada a continuación: En el capítulo 1 se introduce plataforma de implementación hardware además las teorías básicas de ataque de canal lateral, y contiene principalmente: (a) La arquitectura genérica y las características de la FPGA a utilizar, en particular la Xilinx Virtex-5; (b) El algoritmo de cifrado seleccionado (un módulo comercial Advanced Encryption Standard (AES)); (c) Los elementos esenciales de los métodos de canal lateral, que permiten revelar las fugas de disipación correlacionadas con los comportamientos internos; y el método para recuperar esta relación entre las fluctuaciones físicas en los rastros de canal lateral y los datos internos procesados; (d) Las configuraciones de las plataformas de pruebas de potencia / EM abarcadas dentro de la presente tesis. El contenido de esta tesis se amplia y profundiza a partir del capítulo 2, en el cual se abordan varios aspectos claves. En primer lugar, el principio de protección de la compensación dinámica de la lógica genérica de precarga de doble carril (Dual-rail Precharge Logic-DPL) se explica mediante la descripción de los elementos compensados a nivel de puerta. En segundo lugar, la lógica PA-DPL es propuesta como aportación original, detallando el protocolo de la lógica y un caso de aplicación. En tercer lugar, dos flujos de diseño personalizados se muestran para realizar la conversión de doble carril. Junto con ello, se aclaran las definiciones técnicas relacionadas con la manipulación por encima de la netlist a nivel de LUT. Finalmente, una breve discusión sobre el proceso global se aborda en la parte final del capítulo. El Capítulo 3 estudia los principales retos durante la implementación de DPLs en FPGAs. El nivel de seguridad de las soluciones de resistencia a SCA encontradas en el estado del arte se ha degenerado debido a las barreras de implantación a través de herramientas EDA convencionales. En el escenario de la arquitectura FPGA estudiada, se discuten los problemas de los formatos de doble carril, impactos parásitos, sesgo tecnológico y la viabilidad de implementación. De acuerdo con estas elaboraciones, se plantean dos problemas: Cómo implementar la lógica propuesta sin penalizar los niveles de seguridad, y cómo manipular un gran número de celdas y automatizar el proceso. El PA-DPL propuesto en el capítulo 2 se valida con una serie de iniciativas, desde características estructurales como doble carril entrelazado o redes de rutado clonadas, hasta los métodos de aplicación tales como las herramientas de personalización y automatización de EDA. Por otra parte, un sistema de calefacción auto-adaptativo es representado y aplicado a una lógica de doble núcleo, con el fin de ajustar alternativamente la temperatura local para equilibrar los impactos negativos de la variación del proceso durante la operación en tiempo real. El capítulo 4 se centra en los detalles de la implementación del kit de herramientas. Desarrollado sobre una API third-party, el kit de herramientas personalizado es capaz de manipular los elementos de la lógica de circuito post P&R ncd (una versión binaria ilegible del xdl) convertido al formato XDL Xilinx. El mecanismo y razón de ser del conjunto de instrumentos propuestos son cuidadosamente descritos, que cubre la detección de enrutamiento y los enfoques para la reparación. El conjunto de herramientas desarrollado tiene como objetivo lograr redes de enrutamiento estrictamente idénticos para la lógica de doble carril, tanto para posicionamiento separado como para el entrelazado. Este capítulo particularmente especifica las bases técnicas para apoyar las implementaciones en los dispositivos de Xilinx y su flexibilidad para ser utilizado sobre otras aplicaciones. El capítulo 5 se enfoca en la aplicación de los casos de estudio para la validación de los grados de seguridad de la lógica propuesta. Se discuten los problemas técnicos detallados durante la ejecución y algunas nuevas técnicas de implementación. (a) Se discute el impacto en el proceso de posicionamiento de la lógica utilizando el kit de herramientas propuesto. Diferentes esquemas de implementación, tomando en cuenta la optimización global en seguridad y coste, se verifican con los experimentos con el fin de encontrar los planes de posicionamiento y reparación optimizados; (b) las validaciones de seguridad se realizan con los métodos de correlación y análisis de tiempo; (c) Una táctica asintótica se aplica a un núcleo AES sobre BCDL estructurado para validar de forma sofisticada el impacto de enrutamiento sobre métricas de seguridad; (d) Los resultados preliminares utilizando el sistema de calefacción auto-adaptativa sobre la variación del proceso son mostrados; (e) Se introduce una aplicación práctica de las herramientas para un diseño de cifrado completa. Capítulo 6 incluye el resumen general del trabajo presentado dentro de esta tesis doctoral. Por último, una breve perspectiva del trabajo futuro se expone, lo que puede ampliar el potencial de utilización de las contribuciones de esta tesis a un alcance más allá de los dominios de la criptografía en FPGAs. ABSTRACT This PhD thesis mainly concentrates on countermeasure techniques related to the Side Channel Attack (SCA), which has been put forward to academic exploitations since 17 years ago. The related research has seen a remarkable growth in the past decades, while the design of solid and efficient protection still curiously remain as an open research topic where more reliable initiatives are required for personal information privacy, enterprise and national data protections. The earliest documented usage of secret code can be traced back to around 1700 B.C., when the hieroglyphs in ancient Egypt are scribed in inscriptions. Information security always gained serious attention from diplomatic or military intelligence transmission. Due to the rapid evolvement of modern communication technique, crypto solution was first incorporated by electronic signal to ensure the confidentiality, integrity, availability, authenticity and non-repudiation of the transmitted contexts over unsecure cable or wireless channels. Restricted to the computation power before computer era, simple encryption tricks were practically sufficient to conceal information. However, algorithmic vulnerabilities can be excavated to restore the encoding rules with affordable efforts. This fact motivated the development of modern cryptography, aiming at guarding information system by complex and advanced algorithms. The appearance of computers has greatly pushed forward the invention of robust cryptographies, which efficiently offers resistance relying on highly strengthened computing capabilities. Likewise, advanced cryptanalysis has greatly driven the computing technologies in turn. Nowadays, the information world has been involved into a crypto world, protecting any fields by pervasive crypto solutions. These approaches are strong because of the optimized mergence between modern mathematical theories and effective hardware practices, being capable of implement crypto theories into various platforms (microprocessor, ASIC, FPGA, etc). Security needs from industries are actually the major driving metrics in electronic design, aiming at promoting the construction of systems with high performance without sacrificing security. Yet a vulnerability in practical implementation found by Prof. Paul Kocher, et al in 1996 implies that modern digital circuits are inherently vulnerable to an unconventional attack approach, which was named as side-channel attack since then from its analysis source. Critical suspicions to theoretically sound modern crypto algorithms surfaced almost immediately after this discovery. To be specifically, digital circuits typically consist of a great number of essential logic elements (as MOS - Metal Oxide Semiconductor), built upon a silicon substrate during the fabrication. Circuit logic is realized relying on the countless switch actions of these cells. This mechanism inevitably results in featured physical emanation that can be properly measured and correlated with internal circuit behaviors. SCAs can be used to reveal the confidential data (e.g. crypto-key), analyze the logic architecture, timing and even inject malicious faults to the circuits that are implemented in hardware system, like FPGA, ASIC, smart Card. Using various comparison solutions between the predicted leakage quantity and the measured leakage, secrets can be reconstructed at much less expense of time and computation. To be precisely, SCA basically encloses a wide range of attack types, typically as the analyses of power consumption or electromagnetic (EM) radiation. Both of them rely on statistical analyses, and hence require a number of samples. The crypto algorithms are not intrinsically fortified with SCA-resistance. Because of the severity, much attention has to be taken into the implementation so as to assemble countermeasures to camouflage the leakages via "side channels". Countermeasures against SCA are evolving along with the development of attack techniques. The physical characteristics requires countermeasures over physical layer, which can be generally classified into intrinsic and extrinsic vectors. Extrinsic countermeasures are executed to confuse the attacker by integrating noise, misalignment to the intra activities. Comparatively, intrinsic countermeasures are built into the algorithm itself, to modify the implementation for minimizing the measurable leakage, or making them not sensitive any more. Hiding and Masking are two typical techniques in this category. Concretely, masking applies to the algorithmic level, to alter the sensitive intermediate values with a mask in reversible ways. Unlike the linear masking, non-linear operations that widely exist in modern cryptographies are difficult to be masked. Approved to be an effective counter solution, hiding method mainly mentions dual-rail logic, which is specially devised for flattening or removing the data-dependent leakage in power or EM signatures. In this thesis, apart from the context describing the attack methodologies, efforts have also been dedicated to logic prototype, to mount extensive security investigations to countermeasures on logic-level. A characteristic of SCA resides on the format of leak sources. Typical side-channel attack concerns the power based analysis, where the fundamental capacitance from MOS transistors and other parasitic capacitances are the essential leak sources. Hence, a robust SCA-resistant logic must eliminate or mitigate the leakages from these micro units, such as basic logic gates, I/O ports and routings. The vendor provided EDA tools manipulate the logic from a higher behavioral-level, rather than the lower gate-level where side-channel leakage is generated. So, the classical implementations barely satisfy these needs and inevitably stunt the prototype. In this case, a customized and flexible design scheme is appealing to be devised. This thesis profiles an innovative logic style to counter SCA, which mainly addresses three major aspects: I. The proposed logic is based on the hiding strategy over gate-level dual-rail style to dynamically overbalance side-channel leakage from lower circuit layer; II. This logic exploits architectural features of modern FPGAs, to minimize the implementation expenses; III. It is supported by a set of assistant custom tools, incorporated by the generic FPGA design flow, to have circuit manipulations in an automatic manner. The automatic design toolkit supports the proposed dual-rail logic, facilitating the practical implementation on Xilinx FPGA families. While the methodologies and the tools are flexible to be expanded to a wide range of applications where rigid and sophisticated gate- or routing- constraints are desired. In this thesis a great effort is done to streamline the implementation workflow of generic dual-rail logic. The feasibility of the proposed solutions is validated by selected and widely used crypto algorithm, for thorough and fair evaluation w.r.t. prior solutions. All the proposals are effectively verified by security experiments. The presented research work attempts to solve the implementation troubles. The essence that will be formalized along this thesis is that a customized execution toolkit for modern FPGA systems is developed to work together with the generic FPGA design flow for creating innovative dual-rail logic. A method in crypto security area is constructed to obtain customization, automation and flexibility in low-level circuit prototype with fine-granularity in intractable routings. Main contributions of the presented work are summarized next: Precharge Absorbed-DPL logic: Using the netlist conversion to reserve free LUT inputs to execute the Precharge and Ex signal in a dual-rail logic style. A row-crossed interleaved placement method with identical routing pairs in dual-rail networks, which helps to increase the resistance against selective EM measurement and mitigate the impacts from process variations. Customized execution and automatic transformation tools for producing identical networks for the proposed dual-rail logic. (a) To detect and repair the conflict nets; (b) To detect and repair the asymmetric nets. (c) To be used in other logics where strict network control is required in Xilinx scenario. Customized correlation analysis testbed for EM and power attacks, including the platform construction, measurement method and attack analysis. A timing analysis based method for quantifying the security grades. A methodology of security partitions of complex crypto systems for reducing the protection cost. A proof-of-concept self-adaptive heating system to mitigate electrical impacts over process variations in dynamic dual-rail compensation manner. The thesis chapters are organized as follows: Chapter 1 discusses the side-channel attack fundamentals, which covers from theoretic basics to analysis models, and further to platform setup and attack execution. Chapter 2 centers to SCA-resistant strategies against generic power and EM attacks. In this chapter, a major contribution, a compact and secure dual-rail logic style, will be originally proposed. The logic transformation based on bottom-layer design will be presented. Chapter 3 is scheduled to elaborate the implementation challenges of generic dual-rail styles. A customized design flow to solve the implementation problems will be described along with a self-developed automatic implementation toolkit, for mitigating the design barriers and facilitating the processes. Chapter 4 will originally elaborate the tool specifics and construction details. The implementation case studies and security validations for the proposed logic style, as well as a sophisticated routing verification experiment, will be described in Chapter 5. Finally, a summary of thesis conclusions and perspectives for future work are included in Chapter 5. To better exhibit the thesis contents, each chapter is further described next: Chapter 1 provides the introduction of hardware implementation testbed and side-channel attack fundamentals, and mainly contains: (a) The FPGA generic architecture and device features, particularly of Virtex-5 FPGA; (b) The selected crypto algorithm - a commercially and extensively used Advanced Encryption Standard (AES) module - is detailed; (c) The essentials of Side-Channel methods are profiled. It reveals the correlated dissipation leakage to the internal behaviors, and the method to recover this relationship between the physical fluctuations in side-channel traces and the intra processed data; (d) The setups of the power/EM testing platforms enclosed inside the thesis work are given. The content of this thesis is expanded and deepened from chapter 2, which is divided into several aspects. First, the protection principle of dynamic compensation of the generic dual-rail precharge logic is explained by describing the compensated gate-level elements. Second, the novel DPL is originally proposed by detailing the logic protocol and an implementation case study. Third, a couple of custom workflows are shown next for realizing the rail conversion. Meanwhile, the technical definitions that are about to be manipulated above LUT-level netlist are clarified. A brief discussion about the batched process is given in the final part. Chapter 3 studies the implementation challenges of DPLs in FPGAs. The security level of state-of-the-art SCA-resistant solutions are decreased due to the implementation barriers using conventional EDA tools. In the studied FPGA scenario, problems are discussed from dual-rail format, parasitic impact, technological bias and implementation feasibility. According to these elaborations, two problems arise: How to implement the proposed logic without crippling the security level; and How to manipulate a large number of cells and automate the transformation. The proposed PA-DPL in chapter 2 is legalized with a series of initiatives, from structures to implementation methods. Furthermore, a self-adaptive heating system is depicted and implemented to a dual-core logic, assumed to alternatively adjust local temperature for balancing the negative impacts from silicon technological biases on real-time. Chapter 4 centers to the toolkit system. Built upon a third-party Application Program Interface (API) library, the customized toolkit is able to manipulate the logic elements from post P&R circuit (an unreadable binary version of the xdl one) converted to Xilinx xdl format. The mechanism and rationale of the proposed toolkit are carefully convoyed, covering the routing detection and repairing approaches. The developed toolkit aims to achieve very strictly identical routing networks for dual-rail logic both for separate and interleaved placement. This chapter particularly specifies the technical essentials to support the implementations in Xilinx devices and the flexibility to be expanded to other applications. Chapter 5 focuses on the implementation of the case studies for validating the security grades of the proposed logic style from the proposed toolkit. Comprehensive implementation techniques are discussed. (a) The placement impacts using the proposed toolkit are discussed. Different execution schemes, considering the global optimization in security and cost, are verified with experiments so as to find the optimized placement and repair schemes; (b) Security validations are realized with correlation, timing methods; (c) A systematic method is applied to a BCDL structured module to validate the routing impact over security metric; (d) The preliminary results using the self-adaptive heating system over process variation is given; (e) A practical implementation of the proposed toolkit to a large design is introduced. Chapter 6 includes the general summary of the complete work presented inside this thesis. Finally, a brief perspective for the future work is drawn which might expand the potential utilization of the thesis contributions to a wider range of implementation domains beyond cryptography on FPGAs.

Application of user-centered design in the development of an atomated/assisted testing system for self-service devices

Automated Teller Machines (ATMs) are sensitive self-service systems that require important investments in security and testing. ATM certifications are testing processes for machines that integrate software components from different vendors and are performed before their deployment for public use. This project was originated from the need of optimization of the certification process in an ATM manufacturing company. The process identifies compatibility problems between software components through testing. It is composed by a huge number of manual user tasks that makes the process very expensive and error-prone. Moreover, it is not possible to fully automate the process as it requires human intervention for manipulating ATM peripherals. This project presented important challenges for the development team. First, this is a critical process, as all the ATM operations rely on the software under test. Second, the context of use of ATMs applications is vastly different from ordinary software. Third, ATMs’ useful lifetime is beyond 15 years and both new and old models need to be supported. Fourth, the know-how for efficient testing depends on each specialist and it is not explicitly documented. Fifth, the huge number of tests and their importance implies the need for user efficiency and accuracy. All these factors led us conclude that besides the technical challenges, the usability of the intended software solution was critical for the project success. This business context is the motivation of this Master Thesis project. Our proposal focused in the development process applied. By combining user-centered design (UCD) with agile development we ensured both the high priority of usability and the early mitigation of software development risks caused by all the technology constraints. We performed 23 development iterations and finally we were able to provide a working solution on time according to users’ expectations. The evaluation of the project was carried out through usability tests, where 4 real users participated in different tests in the real context of use. The results were positive, according to different metrics: error rate, efficiency, effectiveness, and user satisfaction. We discuss the problems found, the benefits and the lessons learned in the process. Finally, we measured the expected project benefits by comparing the effort required by the current and the new process (once the new software tool is adopted). The savings corresponded to 40% less effort (man-hours) per certification. Future work includes additional evaluation of product usability in a real scenario (with customers) and the measuring of benefits in terms of quality improvement.

Parametric and structural self-adaptation of embedded systems using evolvable hardware

Los sistemas empotrados han sido concebidos tradicionalmente como sistemas de procesamiento específicos que realizan una tarea fija durante toda su vida útil. Para cumplir con requisitos estrictos de coste, tamaño y peso, el equipo de diseño debe optimizar su funcionamiento para condiciones muy específicas. Sin embargo, la demanda de mayor versatilidad, un funcionamiento más inteligente y, en definitiva, una mayor capacidad de procesamiento comenzaron a chocar con estas limitaciones, agravado por la incertidumbre asociada a entornos de operación cada vez más dinámicos donde comenzaban a ser desplegados progresivamente. Esto trajo como resultado una necesidad creciente de que los sistemas pudieran responder por si solos a eventos inesperados en tiempo diseño tales como: cambios en las características de los datos de entrada y el entorno del sistema en general; cambios en la propia plataforma de cómputo, por ejemplo debido a fallos o defectos de fabricación; y cambios en las propias especificaciones funcionales causados por unos objetivos del sistema dinámicos y cambiantes. Como consecuencia, la complejidad del sistema aumenta, pero a cambio se habilita progresivamente una capacidad de adaptación autónoma sin intervención humana a lo largo de la vida útil, permitiendo que tomen sus propias decisiones en tiempo de ejecución. Éstos sistemas se conocen, en general, como sistemas auto-adaptativos y tienen, entre otras características, las de auto-configuración, auto-optimización y auto-reparación. Típicamente, la parte soft de un sistema es mayoritariamente la única utilizada para proporcionar algunas capacidades de adaptación a un sistema. Sin embargo, la proporción rendimiento/potencia en dispositivos software como microprocesadores en muchas ocasiones no es adecuada para sistemas empotrados. En este escenario, el aumento resultante en la complejidad de las aplicaciones está siendo abordado parcialmente mediante un aumento en la complejidad de los dispositivos en forma de multi/many-cores; pero desafortunadamente, esto hace que el consumo de potencia también aumente. Además, la mejora en metodologías de diseño no ha sido acorde como para poder utilizar toda la capacidad de cómputo disponible proporcionada por los núcleos. Por todo ello, no se están satisfaciendo adecuadamente las demandas de cómputo que imponen las nuevas aplicaciones. La solución tradicional para mejorar la proporción rendimiento/potencia ha sido el cambio a unas especificaciones hardware, principalmente usando ASICs. Sin embargo, los costes de un ASIC son altamente prohibitivos excepto en algunos casos de producción en masa y además la naturaleza estática de su estructura complica la solución a las necesidades de adaptación. Los avances en tecnologías de fabricación han hecho que la FPGA, una vez lenta y pequeña, usada como glue logic en sistemas mayores, haya crecido hasta convertirse en un dispositivo de cómputo reconfigurable de gran potencia, con una cantidad enorme de recursos lógicos computacionales y cores hardware empotrados de procesamiento de señal y de propósito general. Sus capacidades de reconfiguración han permitido combinar la flexibilidad propia del software con el rendimiento del procesamiento en hardware, lo que tiene la potencialidad de provocar un cambio de paradigma en arquitectura de computadores, pues el hardware no puede ya ser considerado más como estático. El motivo es que como en el caso de las FPGAs basadas en tecnología SRAM, la reconfiguración parcial dinámica (DPR, Dynamic Partial Reconfiguration) es posible. Esto significa que se puede modificar (reconfigurar) un subconjunto de los recursos computacionales en tiempo de ejecución mientras el resto permanecen activos. Además, este proceso de reconfiguración puede ser ejecutado internamente por el propio dispositivo. El avance tecnológico en dispositivos hardware reconfigurables se encuentra recogido bajo el campo conocido como Computación Reconfigurable (RC, Reconfigurable Computing). Uno de los campos de aplicación más exóticos y menos convencionales que ha posibilitado la computación reconfigurable es el conocido como Hardware Evolutivo (EHW, Evolvable Hardware), en el cual se encuentra enmarcada esta tesis. La idea principal del concepto consiste en convertir hardware que es adaptable a través de reconfiguración en una entidad evolutiva sujeta a las fuerzas de un proceso evolutivo inspirado en el de las especies biológicas naturales, que guía la dirección del cambio. Es una aplicación más del campo de la Computación Evolutiva (EC, Evolutionary Computation), que comprende una serie de algoritmos de optimización global conocidos como Algoritmos Evolutivos (EA, Evolutionary Algorithms), y que son considerados como algoritmos universales de resolución de problemas. En analogía al proceso biológico de la evolución, en el hardware evolutivo el sujeto de la evolución es una población de circuitos que intenta adaptarse a su entorno mediante una adecuación progresiva generación tras generación. Los individuos pasan a ser configuraciones de circuitos en forma de bitstreams caracterizados por descripciones de circuitos reconfigurables. Seleccionando aquellos que se comportan mejor, es decir, que tienen una mejor adecuación (o fitness) después de ser evaluados, y usándolos como padres de la siguiente generación, el algoritmo evolutivo crea una nueva población hija usando operadores genéticos como la mutación y la recombinación. Según se van sucediendo generaciones, se espera que la población en conjunto se aproxime a la solución óptima al problema de encontrar una configuración del circuito adecuada que satisfaga las especificaciones. El estado de la tecnología de reconfiguración después de que la familia de FPGAs XC6200 de Xilinx fuera retirada y reemplazada por las familias Virtex a finales de los 90, supuso un gran obstáculo para el avance en hardware evolutivo; formatos de bitstream cerrados (no conocidos públicamente); dependencia de herramientas del fabricante con soporte limitado de DPR; una velocidad de reconfiguración lenta; y el hecho de que modificaciones aleatorias del bitstream pudieran resultar peligrosas para la integridad del dispositivo, son algunas de estas razones. Sin embargo, una propuesta a principios de los años 2000 permitió mantener la investigación en el campo mientras la tecnología de DPR continuaba madurando, el Circuito Virtual Reconfigurable (VRC, Virtual Reconfigurable Circuit). En esencia, un VRC en una FPGA es una capa virtual que actúa como un circuito reconfigurable de aplicación específica sobre la estructura nativa de la FPGA que reduce la complejidad del proceso reconfiguración y aumenta su velocidad (comparada con la reconfiguración nativa). Es un array de nodos computacionales especificados usando descripciones HDL estándar que define recursos reconfigurables ad-hoc: multiplexores de rutado y un conjunto de elementos de procesamiento configurables, cada uno de los cuales tiene implementadas todas las funciones requeridas, que pueden seleccionarse a través de multiplexores tal y como ocurre en una ALU de un microprocesador. Un registro grande actúa como memoria de configuración, por lo que la reconfiguración del VRC es muy rápida ya que tan sólo implica la escritura de este registro, el cual controla las señales de selección del conjunto de multiplexores. Sin embargo, esta capa virtual provoca: un incremento de área debido a la implementación simultánea de cada función en cada nodo del array más los multiplexores y un aumento del retardo debido a los multiplexores, reduciendo la frecuencia de funcionamiento máxima. La naturaleza del hardware evolutivo, capaz de optimizar su propio comportamiento computacional, le convierten en un buen candidato para avanzar en la investigación sobre sistemas auto-adaptativos. Combinar un sustrato de cómputo auto-reconfigurable capaz de ser modificado dinámicamente en tiempo de ejecución con un algoritmo empotrado que proporcione una dirección de cambio, puede ayudar a satisfacer los requisitos de adaptación autónoma de sistemas empotrados basados en FPGA. La propuesta principal de esta tesis está por tanto dirigida a contribuir a la auto-adaptación del hardware de procesamiento de sistemas empotrados basados en FPGA mediante hardware evolutivo. Esto se ha abordado considerando que el comportamiento computacional de un sistema puede ser modificado cambiando cualquiera de sus dos partes constitutivas: una estructura hard subyacente y un conjunto de parámetros soft. De esta distinción, se derivan dos lineas de trabajo. Por un lado, auto-adaptación paramétrica, y por otro auto-adaptación estructural. El objetivo perseguido en el caso de la auto-adaptación paramétrica es la implementación de técnicas de optimización evolutiva complejas en sistemas empotrados con recursos limitados para la adaptación paramétrica online de circuitos de procesamiento de señal. La aplicación seleccionada como prueba de concepto es la optimización para tipos muy específicos de imágenes de los coeficientes de los filtros de transformadas wavelet discretas (DWT, DiscreteWavelet Transform), orientada a la compresión de imágenes. Por tanto, el objetivo requerido de la evolución es una compresión adaptativa y más eficiente comparada con los procedimientos estándar. El principal reto radica en reducir la necesidad de recursos de supercomputación para el proceso de optimización propuesto en trabajos previos, de modo que se adecúe para la ejecución en sistemas empotrados. En cuanto a la auto-adaptación estructural, el objetivo de la tesis es la implementación de circuitos auto-adaptativos en sistemas evolutivos basados en FPGA mediante un uso eficiente de sus capacidades de reconfiguración nativas. En este caso, la prueba de concepto es la evolución de tareas de procesamiento de imagen tales como el filtrado de tipos desconocidos y cambiantes de ruido y la detección de bordes en la imagen. En general, el objetivo es la evolución en tiempo de ejecución de tareas de procesamiento de imagen desconocidas en tiempo de diseño (dentro de un cierto grado de complejidad). En este caso, el objetivo de la propuesta es la incorporación de DPR en EHW para evolucionar la arquitectura de un array sistólico adaptable mediante reconfiguración cuya capacidad de evolución no había sido estudiada previamente. Para conseguir los dos objetivos mencionados, esta tesis propone originalmente una plataforma evolutiva que integra un motor de adaptación (AE, Adaptation Engine), un motor de reconfiguración (RE, Reconfiguration Engine) y un motor computacional (CE, Computing Engine) adaptable. El el caso de adaptación paramétrica, la plataforma propuesta está caracterizada por: • un CE caracterizado por un núcleo de procesamiento hardware de DWT adaptable mediante registros reconfigurables que contienen los coeficientes de los filtros wavelet • un algoritmo evolutivo como AE que busca filtros wavelet candidatos a través de un proceso de optimización paramétrica desarrollado específicamente para sistemas caracterizados por recursos de procesamiento limitados • un nuevo operador de mutación simplificado para el algoritmo evolutivo utilizado, que junto con un mecanismo de evaluación rápida de filtros wavelet candidatos derivado de la literatura actual, asegura la viabilidad de la búsqueda evolutiva asociada a la adaptación de wavelets. En el caso de adaptación estructural, la plataforma propuesta toma la forma de: • un CE basado en una plantilla de array sistólico reconfigurable de 2 dimensiones compuesto de nodos de procesamiento reconfigurables • un algoritmo evolutivo como AE que busca configuraciones candidatas del array usando un conjunto de funcionalidades de procesamiento para los nodos disponible en una biblioteca accesible en tiempo de ejecución • un RE hardware que explota la capacidad de reconfiguración nativa de las FPGAs haciendo un uso eficiente de los recursos reconfigurables del dispositivo para cambiar el comportamiento del CE en tiempo de ejecución • una biblioteca de elementos de procesamiento reconfigurables caracterizada por bitstreams parciales independientes de la posición, usados como el conjunto de configuraciones disponibles para los nodos de procesamiento del array Las contribuciones principales de esta tesis se pueden resumir en la siguiente lista: • Una plataforma evolutiva basada en FPGA para la auto-adaptación paramétrica y estructural de sistemas empotrados compuesta por un motor computacional (CE), un motor de adaptación (AE) evolutivo y un motor de reconfiguración (RE). Esta plataforma se ha desarrollado y particularizado para los casos de auto-adaptación paramétrica y estructural. • En cuanto a la auto-adaptación paramétrica, las contribuciones principales son: – Un motor computacional adaptable mediante registros que permite la adaptación paramétrica de los coeficientes de una implementación hardware adaptativa de un núcleo de DWT. – Un motor de adaptación basado en un algoritmo evolutivo desarrollado específicamente para optimización numérica, aplicada a los coeficientes de filtros wavelet en sistemas empotrados con recursos limitados. – Un núcleo IP de DWT auto-adaptativo en tiempo de ejecución para sistemas empotrados que permite la optimización online del rendimiento de la transformada para compresión de imágenes en entornos específicos de despliegue, caracterizados por tipos diferentes de señal de entrada. – Un modelo software y una implementación hardware de una herramienta para la construcción evolutiva automática de transformadas wavelet específicas. • Por último, en cuanto a la auto-adaptación estructural, las contribuciones principales son: – Un motor computacional adaptable mediante reconfiguración nativa de FPGAs caracterizado por una plantilla de array sistólico en dos dimensiones de nodos de procesamiento reconfigurables. Es posible mapear diferentes tareas de cómputo en el array usando una biblioteca de elementos sencillos de procesamiento reconfigurables. – Definición de una biblioteca de elementos de procesamiento apropiada para la síntesis autónoma en tiempo de ejecución de diferentes tareas de procesamiento de imagen. – Incorporación eficiente de la reconfiguración parcial dinámica (DPR) en sistemas de hardware evolutivo, superando los principales inconvenientes de propuestas previas como los circuitos reconfigurables virtuales (VRCs). En este trabajo también se comparan originalmente los detalles de implementación de ambas propuestas. – Una plataforma tolerante a fallos, auto-curativa, que permite la recuperación funcional online en entornos peligrosos. La plataforma ha sido caracterizada desde una perspectiva de tolerancia a fallos: se proponen modelos de fallo a nivel de CLB y de elemento de procesamiento, y usando el motor de reconfiguración, se hace un análisis sistemático de fallos para un fallo en cada elemento de procesamiento y para dos fallos acumulados. – Una plataforma con calidad de filtrado dinámica que permite la adaptación online a tipos de ruido diferentes y diferentes comportamientos computacionales teniendo en cuenta los recursos de procesamiento disponibles. Por un lado, se evolucionan filtros con comportamientos no destructivos, que permiten esquemas de filtrado en cascada escalables; y por otro, también se evolucionan filtros escalables teniendo en cuenta requisitos computacionales de filtrado cambiantes dinámicamente. Este documento está organizado en cuatro partes y nueve capítulos. La primera parte contiene el capítulo 1, una introducción y motivación sobre este trabajo de tesis. A continuación, el marco de referencia en el que se enmarca esta tesis se analiza en la segunda parte: el capítulo 2 contiene una introducción a los conceptos de auto-adaptación y computación autonómica (autonomic computing) como un campo de investigación más general que el muy específico de este trabajo; el capítulo 3 introduce la computación evolutiva como la técnica para dirigir la adaptación; el capítulo 4 analiza las plataformas de computación reconfigurables como la tecnología para albergar hardware auto-adaptativo; y finalmente, el capítulo 5 define, clasifica y hace un sondeo del campo del hardware evolutivo. Seguidamente, la tercera parte de este trabajo contiene la propuesta, desarrollo y resultados obtenidos: mientras que el capítulo 6 contiene una declaración de los objetivos de la tesis y la descripción de la propuesta en su conjunto, los capítulos 7 y 8 abordan la auto-adaptación paramétrica y estructural, respectivamente. Finalmente, el capítulo 9 de la parte 4 concluye el trabajo y describe caminos de investigación futuros. ABSTRACT Embedded systems have traditionally been conceived to be specific-purpose computers with one, fixed computational task for their whole lifetime. Stringent requirements in terms of cost, size and weight forced designers to highly optimise their operation for very specific conditions. However, demands for versatility, more intelligent behaviour and, in summary, an increased computing capability began to clash with these limitations, intensified by the uncertainty associated to the more dynamic operating environments where they were progressively being deployed. This brought as a result an increasing need for systems to respond by themselves to unexpected events at design time, such as: changes in input data characteristics and system environment in general; changes in the computing platform itself, e.g., due to faults and fabrication defects; and changes in functional specifications caused by dynamically changing system objectives. As a consequence, systems complexity is increasing, but in turn, autonomous lifetime adaptation without human intervention is being progressively enabled, allowing them to take their own decisions at run-time. This type of systems is known, in general, as selfadaptive, and are able, among others, of self-configuration, self-optimisation and self-repair. Traditionally, the soft part of a system has mostly been so far the only place to provide systems with some degree of adaptation capabilities. However, the performance to power ratios of software driven devices like microprocessors are not adequate for embedded systems in many situations. In this scenario, the resulting rise in applications complexity is being partly addressed by rising devices complexity in the form of multi and many core devices; but sadly, this keeps on increasing power consumption. Besides, design methodologies have not been improved accordingly to completely leverage the available computational power from all these cores. Altogether, these factors make that the computing demands new applications pose are not being wholly satisfied. The traditional solution to improve performance to power ratios has been the switch to hardware driven specifications, mainly using ASICs. However, their costs are highly prohibitive except for some mass production cases and besidesthe static nature of its structure complicates the solution to the adaptation needs. The advancements in fabrication technologies have made that the once slow, small FPGA used as glue logic in bigger systems, had grown to be a very powerful, reconfigurable computing device with a vast amount of computational logic resources and embedded, hardened signal and general purpose processing cores. Its reconfiguration capabilities have enabled software-like flexibility to be combined with hardware-like computing performance, which has the potential to cause a paradigm shift in computer architecture since hardware cannot be considered as static anymore. This is so, since, as is the case with SRAMbased FPGAs, Dynamic Partial Reconfiguration (DPR) is possible. This means that subsets of the FPGA computational resources can now be changed (reconfigured) at run-time while the rest remains active. Besides, this reconfiguration process can be triggered internally by the device itself. This technological boost in reconfigurable hardware devices is actually covered under the field known as Reconfigurable Computing. One of the most exotic fields of application that Reconfigurable Computing has enabled is the known as Evolvable Hardware (EHW), in which this dissertation is framed. The main idea behind the concept is turning hardware that is adaptable through reconfiguration into an evolvable entity subject to the forces of an evolutionary process, inspired by that of natural, biological species, that guides the direction of change. It is yet another application of the field of Evolutionary Computation (EC), which comprises a set of global optimisation algorithms known as Evolutionary Algorithms (EAs), considered as universal problem solvers. In analogy to the biological process of evolution, in EHW the subject of evolution is a population of circuits that tries to get adapted to its surrounding environment by progressively getting better fitted to it generation after generation. Individuals become circuit configurations representing bitstreams that feature reconfigurable circuit descriptions. By selecting those that behave better, i.e., with a higher fitness value after being evaluated, and using them as parents of the following generation, the EA creates a new offspring population by using so called genetic operators like mutation and recombination. As generations succeed one another, the whole population is expected to approach to the optimum solution to the problem of finding an adequate circuit configuration that fulfils system objectives. The state of reconfiguration technology after Xilinx XC6200 FPGA family was discontinued and replaced by Virtex families in the late 90s, was a major obstacle for advancements in EHW; closed (non publicly known) bitstream formats; dependence on manufacturer tools with highly limiting support of DPR; slow speed of reconfiguration; and random bitstream modifications being potentially hazardous for device integrity, are some of these reasons. However, a proposal in the first 2000s allowed to keep investigating in this field while DPR technology kept maturing, the Virtual Reconfigurable Circuit (VRC). In essence, a VRC in an FPGA is a virtual layer acting as an application specific reconfigurable circuit on top of an FPGA fabric that reduces the complexity of the reconfiguration process and increases its speed (compared to native reconfiguration). It is an array of computational nodes specified using standard HDL descriptions that define ad-hoc reconfigurable resources; routing multiplexers and a set of configurable processing elements, each one containing all the required functions, which are selectable through functionality multiplexers as in microprocessor ALUs. A large register acts as configuration memory, so VRC reconfiguration is very fast given it only involves writing this register, which drives the selection signals of the set of multiplexers. However, large overheads are introduced by this virtual layer; an area overhead due to the simultaneous implementation of every function in every node of the array plus the multiplexers, and a delay overhead due to the multiplexers, which also reduces maximum frequency of operation. The very nature of Evolvable Hardware, able to optimise its own computational behaviour, makes it a good candidate to advance research in self-adaptive systems. Combining a selfreconfigurable computing substrate able to be dynamically changed at run-time with an embedded algorithm that provides a direction for change, can help fulfilling requirements for autonomous lifetime adaptation of FPGA-based embedded systems. The main proposal of this thesis is hence directed to contribute to autonomous self-adaptation of the underlying computational hardware of FPGA-based embedded systems by means of Evolvable Hardware. This is tackled by considering that the computational behaviour of a system can be modified by changing any of its two constituent parts: an underlying hard structure and a set of soft parameters. Two main lines of work derive from this distinction. On one side, parametric self-adaptation and, on the other side, structural self-adaptation. The goal pursued in the case of parametric self-adaptation is the implementation of complex evolutionary optimisation techniques in resource constrained embedded systems for online parameter adaptation of signal processing circuits. The application selected as proof of concept is the optimisation of Discrete Wavelet Transforms (DWT) filters coefficients for very specific types of images, oriented to image compression. Hence, adaptive and improved compression efficiency, as compared to standard techniques, is the required goal of evolution. The main quest lies in reducing the supercomputing resources reported in previous works for the optimisation process in order to make it suitable for embedded systems. Regarding structural self-adaptation, the thesis goal is the implementation of self-adaptive circuits in FPGA-based evolvable systems through an efficient use of native reconfiguration capabilities. In this case, evolution of image processing tasks such as filtering of unknown and changing types of noise and edge detection are the selected proofs of concept. In general, evolving unknown image processing behaviours (within a certain complexity range) at design time is the required goal. In this case, the mission of the proposal is the incorporation of DPR in EHW to evolve a systolic array architecture adaptable through reconfiguration whose evolvability had not been previously checked. In order to achieve the two stated goals, this thesis originally proposes an evolvable platform that integrates an Adaptation Engine (AE), a Reconfiguration Engine (RE) and an adaptable Computing Engine (CE). In the case of parametric adaptation, the proposed platform is characterised by: • a CE featuring a DWT hardware processing core adaptable through reconfigurable registers that holds wavelet filters coefficients • an evolutionary algorithm as AE that searches for candidate wavelet filters through a parametric optimisation process specifically developed for systems featured by scarce computing resources • a new, simplified mutation operator for the selected EA, that together with a fast evaluation mechanism of candidate wavelet filters derived from existing literature, assures the feasibility of the evolutionary search involved in wavelets adaptation In the case of structural adaptation, the platform proposal takes the form of: • a CE based on a reconfigurable 2D systolic array template composed of reconfigurable processing nodes • an evolutionary algorithm as AE that searches for candidate configurations of the array using a set of computational functionalities for the nodes available in a run time accessible library • a hardware RE that exploits native DPR capabilities of FPGAs and makes an efficient use of the available reconfigurable resources of the device to change the behaviour of the CE at run time • a library of reconfigurable processing elements featured by position-independent partial bitstreams used as the set of available configurations for the processing nodes of the array Main contributions of this thesis can be summarised in the following list. • An FPGA-based evolvable platform for parametric and structural self-adaptation of embedded systems composed of a Computing Engine, an evolutionary Adaptation Engine and a Reconfiguration Engine. This platform is further developed and tailored for both parametric and structural self-adaptation. • Regarding parametric self-adaptation, main contributions are: – A CE adaptable through reconfigurable registers that enables parametric adaptation of the coefficients of an adaptive hardware implementation of a DWT core. – An AE based on an Evolutionary Algorithm specifically developed for numerical optimisation applied to wavelet filter coefficients in resource constrained embedded systems. – A run-time self-adaptive DWT IP core for embedded systems that allows for online optimisation of transform performance for image compression for specific deployment environments characterised by different types of input signals. – A software model and hardware implementation of a tool for the automatic, evolutionary construction of custom wavelet transforms. • Lastly, regarding structural self-adaptation, main contributions are: – A CE adaptable through native FPGA fabric reconfiguration featured by a two dimensional systolic array template of reconfigurable processing nodes. Different processing behaviours can be automatically mapped in the array by using a library of simple reconfigurable processing elements. – Definition of a library of such processing elements suited for autonomous runtime synthesis of different image processing tasks. – Efficient incorporation of DPR in EHW systems, overcoming main drawbacks from the previous approach of virtual reconfigurable circuits. Implementation details for both approaches are also originally compared in this work. – A fault tolerant, self-healing platform that enables online functional recovery in hazardous environments. The platform has been characterised from a fault tolerance perspective: fault models at FPGA CLB level and processing elements level are proposed, and using the RE, a systematic fault analysis for one fault in every processing element and for two accumulated faults is done. – A dynamic filtering quality platform that permits on-line adaptation to different types of noise and different computing behaviours considering the available computing resources. On one side, non-destructive filters are evolved, enabling scalable cascaded filtering schemes; and on the other, size-scalable filters are also evolved considering dynamically changing computational filtering requirements. This dissertation is organized in four parts and nine chapters. First part contains chapter 1, the introduction to and motivation of this PhD work. Following, the reference framework in which this dissertation is framed is analysed in the second part: chapter 2 features an introduction to the notions of self-adaptation and autonomic computing as a more general research field to the very specific one of this work; chapter 3 introduces evolutionary computation as the technique to drive adaptation; chapter 4 analyses platforms for reconfigurable computing as the technology to hold self-adaptive hardware; and finally chapter 5 defines, classifies and surveys the field of Evolvable Hardware. Third part of the work follows, which contains the proposal, development and results obtained: while chapter 6 contains an statement of the thesis goals and the description of the proposal as a whole, chapters 7 and 8 address parametric and structural self-adaptation, respectively. Finally, chapter 9 in part 4 concludes the work and describes future research paths.

El centro comercial : una teoría tipológica : claves para el reconocimiento de una arquitectura ignorada

Existe en el panorama edificado un patrimonio construido que se reconoce como Centro Comercial. Un conjunto entendido, en sentido genérico, como familia arquitectónica que tiene características propias y específicas que la identifican. El objeto de la presente tesis doctoral consiste en argumentar que este conjunto constituye un nuevo tipo en el panorama de las tipologías arquitectónicas. Un tipo con entidad propia, que se conecta a una forma diferente de entender la idea de modelo. Un concepto que va más allá de la consideración tradicional del término. Modelo virtual. Este tipo, que surge de una estructura teórica que hemos denominado teoría tipológica, se constituye en una herramienta más para el estudio y el desarrollo proyectual de los espacios arquitectónicos, tanto del propio Centro Comercial como del conjunto de la disciplina arquitectónica, como referencia legítima. El presente trabajo de tesis se inicia con un bloque introductorio denominado Método. Definimos en él una metodología que hemos llamado emocional. Trata de la oportunidad de la tesis. Del porqué de un título que recoge la palabra ignorada. Del interés que suscita el asunto en el contexto del momento presente. Oportunidad e interés en base a una vida profesional dedicada al mundo del Centro Comercial y a la importancia del patrimonio elegido como objeto de estudio. También ha sido un aliciente detectar como las planificaciones del territorio y de los ámbitos de las relaciones colectivas no han sido capaces de integrar un resultado satisfactorio. Quizás por no considerar la complejidad de sus muchas facetas. En consecuencia, el texto busca la esencia del Centro Comercial como soporte para la crítica de su impacto en los nuevos escenarios de relación que la sociedad y el entorno físico imponen. Ámbitos donde los mecanismos históricos del asociacionismo tradicional han dado paso a otros, como el Centro Comercial, de exaltación del individualismo, pero demandados por una sociedad que se identifica con ellos. Espacios que, con Galbraith, existen por de la perversidad intrínseca del binomio consumo-producción que inducen la perplejidad. Ésta pasa a formar parte de la esencia del nuevo espacio comercial, como quedó de manifiesto en el Congreso de Minnesota de 1997, sobre el Centro Comercial. Una sociedad que ha girado hacia el logro material en términos de culto, ocasionando creciente valor significante del consumo. Razón última de la humanidad al decir de Rem Koolhaas. Culto que desemboca en la urgencia de alcanzar niveles de estatus y de identificación con el grupo. Dos parámetros que marcan la relación con el otro. Relación de comparación que excita la necesidad de posesión de objetos que llevaban a recrear en el consumidor la ilusión de ser especiales, de no pasar desapercibidos. El producto de consumo, el objeto, se eleva a la consideración de valor social. En el Centro Comercial se venden valores. Marketing de valores. El deseo del individuo, no la necesidad, queda involucrado en el proceso. La oportunidad y el interés de este estudio surgen además para aclarar el significado de un espacio que sirve al consumidor y a su entorno. Un significado que alcanza sentido, entre otros, por la aparición de un nuevo contexto tras la Segunda Guerra Mundial. Suburbanización, automóvil, nivel de vida, un nuevo papel de la mujer. La Era del Consumo. Una era que genera la paradoja de un individuo con autodeterminación y autosuficiencia crecientes, en un mundo cada vez más condicionado y controlado por dinámicas de ofertas mediatizadas e ilimitadas. La arquitectura en este contexto ha de juzgarse por su relación con un hombre contemporáneo que camina hacia una progresiva excepcionalidad. Cerramos la presentación justificando el término ignorada que aparece en el Título de la Tesis. Subrayamos la escasa existencia de estudios estructurados que relacionen Centro Comercial y arquitectura. Realidad que se constata partiendo del libro de Pevsner, Historia de las Tipologías Arquitectónicas, de 1976. Analizamos también la aceptación que el Centro Comercial, valorado en algunos ámbitos como arquitectura populista. Primer Capítulo, los antecedentes. Se propone un recorrido histórico por la arquitectura comercial de todos los tiempos. El Documento busca concretar las características de la arquitectura comercial a lo largo de la historia para determinar relaciones entre ella y el Centro Comercial. Estas correspondencias van a permitir contestar la pregunta retórica que nos hacemos al inicio del Capítulo: ¿Es la arquitectura del Centro Comercial una arquitectura subsidiaria, o tiene personalidad propia independiente de la del mundo comercial? Con Zevi40, queremos dejar constancia que la relación arquitectura-historia es imprescindible en la tarea proyectual. Un análisis novedoso solo es posible desde la búsqueda de unas raíces auténticas. Así mismo, con Guy de Maupassant, estamos convencidos que “La arquitectura, a través de los siglos, ha tenido el privilegio de dar un símbolo a cada una de las épocas, de resumir con un pequeñísimo número de monumentos típicos, el modo de pensar, de soñar de una raza y de una civilización”. Este recorrido se inicia interpretando la arquitectura comercial minoica. Llegaremos, paso a paso, hasta el siglo XX, los grandes itinerarios comerciales y el Centro Comercial. Se descubren una serie de invariantes que permiten comparar y extraer conclusiones. Resulta novedoso constatar que el Centro Comercial nace para dar respuesta al hombre contemporáneo en su afán consumista. También lo es la rápida implantación y evolución del Centro Comercial en un corto periodo de sesenta años frente al ritmo sosegado de otras soluciones comerciales. Novedad es ver como el comercio y sus arquitecturas nacen abiertos, bajo tenderetes y el Centro Comercial se presenta cerrado. Así mismo, las referencias sacras constituyen un elemento de novedad para la reflexión, en un contexto materialista. Y tantas otras. En Minos, la óptica comercial ofrece otra visión de su legendaria cultura. ¿Palacio o plataforma logística?, gestión centralizada del intercambio, ¿vida pública y vida privada? Así, hasta llegar al siglo XIX. Sus las galerías y sus pasajes acristalados concebidos en primera instancia como medida de recomposición urbana. Espacio entendido desde lo público-privado, desde lo interior-exterior, desde el dentro-afuera, desde lo cerrado-abierto. Con los nuevos mercados de abastos, representan una revolución en el ámbito de la funcionalidad, de la máquina, de la gestión moderna y de las relaciones del ciudadano con la ciudad apoyado en base al intercambio de bienes de consumo. El Centro Comercial es heredero de esta transformación. El Gran Almacén, por otra parte, es el reflejo de otra gran revolución. La que va ligada a la producción y comercialización en masa, las comunicaciones, el precio fijo y el aumento del nivel de vida. El Centro Comercial reinterpreta estas situaciones insertándolas en un nuevo modelo de gestión. En el siglo XX, maestro en técnicas de venta, aparece el hipermercado. El Híper, con su carga de pedagogía, se incorpora al esquema orgánico del Centro Comercial. La tienda en si misma constituye la pieza base de dicho puzle orgánico. Es en esta época cuando la tienda empieza su despegue autónomo como arquitectura, aportando su experiencia. Tras ello, llegamos a las grandes rutas comerciales, que proponemos como metáfora del shopping. Cerramos el capítulo concluyendo con Eugenio Ferrer que “si establecemos una relación entre el espacio y el capitalismo, entonces podemos inferir que los espacios del consumo de masas (ECM) son configuraciones nuevas respecto al pasado (...), pero el sistema que lo introduce no lo es del todo”. Segundo Capítulo. Búsqueda de claves que permitan el reconocimiento del Centro Comercial. Llegados a este punto y con la perspectiva del tiempo cabe preguntarnos, ¿qué entendemos pues por Centro Comercial? ¿Cómo lo percibimos? Abordamos ahora el problema de la percepción del Centro Comercial y su significado. Además de constituirse en símbolo, referencia siempre presente, la eficacia del Shopping es una de las principales causas de su poder de atracción. El Centro Comercial resulta de la síntesis de la revolución del consumo y de la revolución de la gestión. Espacio eficaz del entretenimiento como destino. El usuario resuelve su vida cotidiana dentro de un hábitat que considera propio y que se entiende como el lugar hiperbólico de la transacción comercial. Espacio de la abundancia para el disfrute. Una arquitectura involucrada en esta eficacia. Su sentido del lugar no es otro que el Shopping, que se desenvuelve de forma análoga en todas partes. El hogar del consumidor. Las nuevas catedrales. Las catedrales del consumo. Destino místico. Lugar de peregrinación para el consumidor fervoroso. Espacio sagrado que integra al usuario en la cultura dominante. Cultura del consumo. Templos, donde el tiempo ha perdido su sentido. Paraíso. Un espacio donde la altura, la luz natural, la dimensión general refuerzan el carácter sacro de un espacio para una nueva religión laica. Un espacio seguro, protegido que nos acerca a ideas como la de útero materno, con su carga de calidez y de significación erótica aplicado al encuentro compra-comprador y, ligado a ello, la literatura especializada habla del Centro Comercial como nave espacial hiperesterilizada o de agujero negro que absorbe la energía cultural. Más allá, la simulación, donde se percibe un simulacro de ciudad. Simulacro coherente con todo lo que el Shopping desencadena a su alrededor. El lugar de los sueños, de la fantasía. Aquí los productos se han metamorfoseado en fetiches, en significados. Televisión tridimensional, donde el usuario actúa guiado por una pulsión similar al zapping. Espacio lúdico de la fascinación por comprar o de imaginar que se compra. Espacio de simulaciones que llevan a la ensoñación. Un nuevo lugar que sustituye al espacio cotidiano, con el señuelo de la protección, en un contexto imaginariamente público. Espacio de la hiperrealidad donde no se distingue la realidad de la fantasía, donde tras episodios de confusión y desconcierto, se borran las fronteras con lo imaginario. Espacio mágico, escenario del gran espectáculo del consumo, controlado milimétricamente, al modo de la visita a un gran monumento, que ha de sobrevivir a los tiempos para dar testimonio de nuestro momento. Un icono, un símbolo que transmite un mensaje, que solo el consumidor es capaz de interpretar. Una agitada mezcla, sin precedentes, de percepciones que hablan de perplejidad y asombro ante el fenómeno del Centro Comercial, su espacio y las reacciones del hombre contemporáneo. ¿Cuáles serían las claves que nos permitirían reconocer la calidad esencial de un Centro Comercial, en esta concurrencia de perplejidades? Primero, la función de servicio. Un espacio donde ocurren muchas más cosas que lo obvio, que la compra. Un edificio que se involucra con el entorno de la mano de lo inesperado, la sorpresa y las expectativas. Esta vocación de servicio conecta Centro Comercial y naturaleza arquitectónica. Función que sugiere percepciones ligadas a la experiencia de compra. Organismo que vive y late al unísono con su visitante, colocándose al servicio de sus necesidades, de su afán de consumo, del que vive. Segundo, la comunidad servida. El Centro comercial sirve a una sociedad concreta. La sociedad consumista. Una nueva sociedad que se identifica con el edificio desarrollando un sentido de comunidad al nivel de sus deseos. Esta comunidad que se configura a su alrededor, constituye el activo más poderoso para el éxito de su realidad cotidiana y de su futuro. Tercero, un compromiso de carácter holístico. La economía de la experiencia aplicada al afán consumista de una sociedad identificada con su Centro, da lugar a una experiencia holística planificada. Diseño emocional. Colaboración para el éxito de un conjunto de establecimientos comerciales que participan en la aventura espacio-comercial del Centro Comercial. Ellos son los inductores primarios del consumo. Pero esta colaboración tiene su culminación en la amplificación del mensaje, como un inmenso altavoz, que proviene de la unidad configurada por todos ellos. El reflejo de esta amplificación de mensajes, desde la poderosa unidad constituida, es el aumento de la rentabilidad, fin último de la operación. Cuarto, la forma a través de una identificación de carácter gestáltico. Desde la lectura gestáltica que hacemos de la unidad holística, se advierte una poderosa capacidad de comunicación del sistema con su contexto. Centro y entorno se tornan entonces cómplices que complementan sus realidades. El Centro Comercial, arquitectura estructurada como sistema se percibe –ha de percibirse- como forma unitaria que procede de una mirada de raíz gestáltica que continuamente la recompone desde una óptica espacial y física, ligada a la experiencia individual. Esta unidad formal, más allá de la forma real, se constituye en esencia de de su arquitectura. Quinto, el Centro Comercial como sistema. Un sistema soportado por la Teoría General de Sistemas. La consideración del Centro Comercial como sistema es consecuencia de su estructura holística. El todo no se comporta como la suma de las partes y estas no lo hacen como lo harían en solitario. De aquí surge la necesidad de diálogo permanente entre la comercialización –proceso de incorporación de partes- y su traducción al mundo del diseño –proceso de articular arquitectónicamente las partes. Como sistema así configurado, el Centro Comercial se inserta en el paradigma contemporáneo, lo que genera realidades duales que no son excluyentes y reacciones de perplejidad e incertidumbre que el sistema corrige con su capacidad de autorregulación. Aparece también el espectador cuántico, el visitante, el consumidor, que interactúa con el sistema. Desde las herramientas que nos aporta la idea de sistema complejo, afrontamos el Mix Comercial -en definitiva la eficaz localización de las piezas en orden a sus relaciones y al organismo resultante- y su incidencia en la arquitectura que estamos concibiendo. Una arquitectura impredecible por lo mutable, que se erige en reto de la operación y del diseñador. Diseño que, de la mano del concepto de sistema se convierte en herramienta a mayor gloria de la operación global. El debate del estilismo no será más que el resultado del análisis en busca del éxito de esta operación. Sexto, una arquitectura de la negociación. Negociación como mecanismo proyectual y como resultado. La solución de proyecto nunca resulta evidente en el Centro Comercial como consecuencia de lo imprevisible del propio proceso de configuración. Su concreción solo puede ser fruto del compromiso de todos los agentes por conseguir el objetivo de la operación. Esto se consigue desde el equilibrio de intereses. Comerciales y de diseño. Un compromiso con la negociación y una negociación íntimamente ligada a la coordinación. Séptimo, el espacio y el tiempo. El debate espacio-tiempo condiciona y estructura la percepción del Centro Comercial. Introducimos conceptos como cronotopo –el instante y el lugar donde ocurre algo- y paradoja –incoherencia de la relación causa efecto- que sitúan el vínculo entre el tiempo y el espacio del Centro Comercial en un contexto de Shopping. En el discurrir paralelo del tiempo histórico –el tiempo de fuera- y del tiempo interior, el de dentro del Centro Comercial –tiempo presente o intemporalidad-, se produce el triunfo social del Centro Comercial que se traduce en haber sabido resolver en el espacio y en el tiempo las paradojas postmodernas del hombre contemporáneo. Octavo, de lo global. Globalidad que no es ajena a lo local. Una arquitectura que insertada en la dinámica de una economía de ámbito mundial, refleja las contradicciones que ella impone, fundamentalmente en los procesos de inclusión y exclusión, afectando de manera decisiva al debate de lo local, que el Centro Comercial debe incorporar como herramienta ineludible de reconocimiento. Terminamos el capítulo segundo manifestando como estas ocho claves, asumidas en su conjunto, confirman que el Centro Comercial puede aparecer como un todo conceptual cohesionado, pasando a formar parte de una familia arquitectónica coherente, cuya estructura funcional somos capaces de establecer. El Capítulo Tercero presenta con detalle la figura del arquitecto Víctor Gruen, creador reconocido del moderno Centro Comercial. Presentamos su trayectoria profesional observando como las diferentes claves analizadas en capítulos anteriores van apareciendo de manera natural a lo largo de ella "Victor Gruen may well have been the most influential architect of the twentieth century." Malcolm Gladwell. The Terrazo Jungle. Fifty Years Ago, The Mall Was Born. America Never Would Be The Same. 2004. In The New Yorker. Hombre complejo, conflictivo. Las paradojas a lo largo de su carrera fueron notables. Sin embargo siempre apareció como un hombre recto. Garret Eckbo, reconocido paisajista y colaborador de Gruen en el Centro Comercial peatonal del Centro urbano de Fresno, California, se asombraba de que alguien como Gruen hubiese sido capaz de combinar cortesía y humanidad en la carrera de ratas (sic) en la que se convirtió el universo de la comercialización americana y mantener la integridad542. Philip Johnson, en 1962, ponderando las muchas habilidades de Gruen manifestó que no estaba seguro si alguno de ellos, arquitectos artistas, hubiera sido capaz de hacer lo que Gruen hizo. A más, sobre Gruen, manifestó lo siguiente: "... El va más allá de la creación de un bello edificio. En jugar con la gente y sugerir lo que tienen que hacer, es un maestro. Y obtiene buenos resultados como hace la escultura. El suyo es un arte cívico, un sentido cívico.... Él es capaz de sentarse y poner cosas juntas. No es pomposo ni vano. Yo no me reuniría con él para hablar del diseño (de edificios). Víctor siente que cuando se habla de diseño se está ignorando todo el contexto... Su arquitectura es poderosamente limpia, no vuela la fantasía. Pero cuando te haces con su complejidad, ves que has descubierto algo más allá del diseño.... No puedes decir que haya alguien como él. La arquitectura tiene la suerte de tenerle como arquitecto..." Philip Johnson. Article in Fortune Review. 1962. El Documento de tesis cierra la visión de Gruen realizando un recorrido por los diferentes capítulos de su libro esencial, Shopping Towns Usa: The Planning of Shopping Centers. Solo su índice resulta un monumento al proceso de gestación del Centro Comercial. El libro, aquí simplemente mostrado en su estructura básica como un silencioso testigo, es la referencia canónica los Centros Comerciales contemporáneos, desde su aparición. . El Cuarto Capítulo del Documento de tesis es una recapitulación del trabajo anterior, en el que se sintetizan los conceptos de función y estilo relacionados con el Centro Comercial, se define en qué consiste cada uno de ellos y como, a partir de ahí, podemos afirmar que nos encontramos ante un tipo arquitectónico nuevo en el panorama de la disciplina arquitectónica. Terminamos el Capítulo integrando el Centro Comercial con un cuerpo teórico de referencias que se remiten a un tipo arquitectónico concreto y particular, acogiendo su singularidad como fenómeno arquitectónico autónomo. Como Conclusión de la tesis, resultado de todo lo anterior es decir, como consecuencia de la integración de un torrente de percepciones e intuiciones en un cuerpo teórico de referencias, deducidas de la existencia de unas claves que estructuran y penetran la esencia del singular modelo estudiado, haciéndolo detectable y seductor, resultan las características de un tipo arquitectónico con entidad propia que ordena, orienta y supedita la realidad y la existencia de esta nueva arquitectura. Una arquitectura nunca antes definida como tal, en el panorama tipológico de la disciplina. Teoría tipológica para una nueva arquitectura, que hemos ido proponiendo a lo largo del trabajo y que es coherente con los diferentes parámetros que se han analizado. Un conjunto edificado que, desde el estudio de sus claves esenciales y de sus invariantes perceptibles, aparece ahora más cercano, más familiar. Tanto que es posible destilar desde este conocimiento cercano e íntimo, una síntesis útil como referencia proyectual y como referencia para las grandes cuestiones que preocupan al discurrir del debate arquitectónico y sus ideas. El debate de la disciplina. El objeto de esta tesis, que consistía en establecer que el conjunto edificado que conocemos como Centro Comercial se constituye en un nuevo tipo en el panorama de las tipologías arquitectónicas, entendido el Centro Comercial en sentido genérico como familia arquitectónica con características propias y específicas que la hacen autónoma y reconocible, queda a nuestro juicio argumentado y justificado. ABSTRACT Within the frame of the built heritage there is a construction that is recognized as Shopping Center. An ensemble understood as an architectural family with its own specific recognizable characteristics. This thesis aims to explain that this building complex constitutes a new type in the panorama of architectural typology. This typology, with its singular identity, is connected to a way of understanding the idea of the model beyond an orthodox conception of the term understood as virtual model. This typology comes from a theoretical structure that we called typological theory, and it serves as yet another tool to reference the study and development design of the architectural spaces. In this first section, the Method, we emotionally explore the opportunities of this thesis. Why this typology has been ignored and the interest this work has in the present moment. An opportunity and an interest explained from an experience of a life dedicated to the world of Shopping Centers. The text then introduces the need for a rigorous knowledge of the Shopping Center’s essence in order to understand its impact in the frame of a new society and a new physical environment. A frame time where the historical mechanisms of association of civic community have given way to other gathering spaces like the Shopping Center, which encourages individualism, but is demanded by a society that relates to them. Spaces that, according to Galbraith, are a result of the intrinsic perversity of the unstoppable movement of the wheel of consumption-production. A society that has turned to worship of material achievement. Worship that provokes the appearance of an increasing value of consumption, according to Koolhaas, the only goal of humanity. Worship that ends in the need to reach certain status levels in the plane of a permanent comparison where the need of possession excites the consumer and gives them the illusion of being special. The product of consumption rises up to consideration of social values, entering a dynamic of marketing values, not only objects, but the desire of the individual remains. The study appears also to clarify the meaning of a space that serves the consumer and its context. A meaning that makes sense with the appearance of the suburbanization, the massive utilization of the car, the increase of living standards and the new role of women in the society after the Second World War, giving rise to the Age of Consumption. A world now determined and controlled by media and unlimited offers, where it’s necessary to place them in the context of the ordinary. An architecture that has to be judged precisely for its relation with this specific contemporary man. This section ends justifying the term ignored that appears in the Title of the Thesis, considering it in relation with the lack of studies structured about the Shopping Center and its architecture, drawing from Pevsner's work, A history of building types, 1976. Finally, the Shopping Center is analyzed with the most critical of thoughts, which considers it as populist architecture. The First Chapter, Precedents, proposes an historical tour of the commercial architecture throughout history. The Document looks to place on record the characteristics of the commercial architecture to set the connection between them and the Mall itself. These correspondences are going to allow us to answer the rhetorical question: is it the architecture of the Shopping Center a subsidiary architecture, or does it have its own personality independent from that of the commercial world? The reason of this historical search, citing Bruno Zevi, is that it is indispensable to establish the relationship between architecture and history, understating that an analysis is only possible when researching for their roots. Moreover, according to Guy de Maupassant, we are sure that architecture has had the privilege, across the centuries, of symbolizing as it were each age(…), through the harmony of lines and the charm of ornamentation all the grace and grandeur of an epoch. This historical reading, inseparable from a consistent design action, begins interpreting the commercial architecture of the Minoan to the 20th Century. Though this analysis of the big commercial itineraries and the study of the Shopping Center itself. A reading where we have found a series of constants that make it possible to draw conclusions from this comparison. The Mall appears to give response to the needs of a consumerist society. Comparing to the calm pace of the evolution of other commercial solutions, it is relevant its fast implantation and evolution in a short period of sixty years. Though via different solutions, the commercial spaces are considered taking into account the public-private relation, the interior-exterior, the inside-out, the closed-opened. Through that, the 19th century galleries and the food markets represent a revolution in functionality, in the machine, the modern management and the relations of the citizen within the city. All of this, the Mall inheritor feels. Likewise, the Department Store is the reflection of another great revolution. Production and commercialization en-mass, communications, the fixed price and increase of the living standard. The Mall reinterprets these situations inserting them in a new model of management. Already in the 20th century Mall and mass technologies of sale, the hypermarket is enthusiastically incorporated into the configuration of this organic scheme, constituting the base of one of the models, the French, that will be highly developed in the European continent. The shop itself constitutes, on the other hand, the key piece that completes the puzzle of the Mall and is in this epoch when it starts taking off as architecture, has an autonomous character. After all this, finally, we come to the big commercial routes, which we propose as metaphor of the shopping. Citing Eugenio Ferrer we can conclude that “If we establish a relation between the space and the capitalism, then we can infer that the spaces of the consumption of masses (ECM) are new configurations with regard to the past (...), but the system that introduces it it is not completely” Now we arrive at this point and with the perspective of time it is necessary to ask us, what do we understand about the Shopping Center? How do we perceive it? The second Chapter approaches the problem of the perception of the Mall and from this it is possible to detect and to identify key drivers that orientate the architectural comprehension of the space. The efficiency of the Shopping Center is its main power of attraction. A world that has ensued from the synthesis of the revolution of consumption and management. An effective cavern-like place of entertainment where the user, the consumer, the postmodern man solves his daily life inside a considered habitat. The hyperbolic place of commercial transaction. An abundance of space, that makes us perceive it as destination of entertainment. An architecture has evolved this efficiency, where the sense of place is at one with the sense of the Shopping. The home of the consumer. The new cathedrals. The cathedral of consumption. The place of peregrination for the fervent consumer. A sacred space that integrates the user in the dominant culture. A temple, where time itself has stopped existing. In this paroxysm, an expression of the Garden of Eden or Paradise itself. A space where the height, the natural daylight and the spatial dimension reinforce the sacred character of a new lay religion. Another common perception is that of a protected area, which leads to metaphors and considerations that suggest the idea of maternal womb, with its weight of erotic meaning, referring to the encounter of the shopper making a purchase. The literature also tells us about its perception as a sterile space capsule, a black hole that absorbs all cultural energy. Likewise, a world simulation where a mock city is perceived at first instance. Consistent with all that shopping triggers inside. A city, a space conceived as a place of dreams, fantasy, where the products have been metamorphosed into fetishes. Entertaining a television, three-dimensional television, where the user acts guided by a drive similar to zapping. A play area where the latest fascination is in the act of buying. Space simulations that unite and transcend creating atmospheres that lead to reverie. A new space replacing the daily space with the lure of safe space in a public context. A hyper-reality space with reality and fantasy, where borders are erased with imaginary episodes of confusion and bewilderment, without distinction. The charm and fascination of a space that reads like magic. The magic of a space which is defined as stage extravaganza, the large theatre, the consumer surveys in the fine control mode in which you visit a national monument. The shopping center has to survive the times to be a testimony of our time. An icon, a symbol that conveys a message, the message reads ‘consumer’. In short, a Shopping Center is a mix of unprecedented insights that speak of a widespread phenomenon of bewilderment. Its space and the reactions of contemporary man unfold in it like a fish in water. What are the key aspects which allow us to recognize the essential quality of a shopping center in this concurrence of perplexities? First, we want to record a service function of space much deeper than the immediately obvious, i.e. a purchase occurs. A building that appears to be involved with the environment and its people from the hand of the unexpected circumstances; surprise and attention. And that, in turn, also involves the visitor beyond the purchase. This dedication to service closely links the mall with its architectural nature. It is not the function of a lifeless machine. It is a feature that suggests unsuspected perceptions linked to the purchase, which speaks of an organism that lives and breathes in unison with the visitor. Second, in addition to the vocation of service-oriented desire for consumption, the Mall environment serves a particular society - The consumer society. A new society which relates to building a sense of community developed to the level of their desires. This community also constitutes the most powerful asset to the success of the daily life of the Shopping Center. Third, we emphasize that the so called economy of the experience is combined with the consumer zeal of a company that is identified by the Shopping Center. It connects to form a holistic and planned experience. This experience takes shape in the entity that ensues from the premeditated association and synergy, in the sense of a collaboration for success. A set of concrete commercial and independent establishments, take part in the spatial and commercial adventure that is the Mall and they are the instigators of the consumption. This holistic behavior finds culmination in the amplification of a claim that becomes unitary, like an immense force that leads to an increased profitability to all the levels. Consummation is a reference of one human being overturned in an architecture assimilated into a legitimate, emotional design with stability. A holistic quality is born of the essence of the building - and by virtue of the Conditions of Alexander, Christopher Alexander, determines the system condition of the Shopping Center. Fourth, we propose to establish what character the Mall will form when joined with the concept of its typology. This is going to allow the architectural work to be formed. As a result of the holistic structure that we see, the Mall is perceived as a system whose parts have their own function, justifying their existence in the ecosystem. Across a gestalt there is a powerful capacity of communication between the system and its context. We visualize on the one that stands out our building, turning both, Center and environment, in accomplices of a few special relations who complement each other in his realities. This relationship within a complex and diverse environment gives the Mall a range of unique spatial perceptions, the result of disparate experiences, which because of its root origin of gestalt, are integrated into a unified and coordinated manner fully intelligible and organized. This is the final formal essence of the Shopping Center. We can conclude here that the Mall as architecture is a structured system and should be perceived as a unit both from a physical and spatial perspective as this is the essence of its architecture. Fifth, the Mall as a system. A system which is being supported by a broad theoretical corpus, the General Systems Theory, which offers sufficient methodology to descend into consideration and give an enlightened conclusion on the overall understanding of the Mall. Consideration of the Mall as a system is a result of its holistic structure. The whole does not behave like any of the parties and they do not behave the way they used to before belonging to the whole, because they inhibit many of their qualities to their advantage. It arises the need for an ongoing dialogue between marketing processes and its translation into the physical world, the design. The system generates multiple perceptions to be integrated into a body which is to be understood as unitary. As a system, the Mall is inserted into the contemporary paradigm, creating dual realities that are not exclusive and are reactions of uncertainty that the system be properly designed at all levels, faced with their ability to self-regulate. Likewise, considering the visitor, the customer, like the quantum spectator who interacts with the system permanently. Moreover, a complex system confronts us with the Commercial mix, the effective location of parts in order to relate to the body and its importance in the architecture we are conceiving. Unpredictable architecture, which stands as the challenge of the operation and the designer. Design that becomes the tool of the system to create success for the overall operation. The discussion of the styling is merely the result of analysis that also seeks the success of the system, i.e. the styling should send the right message for the environment to ensure its survival. Sixth, the idea of negotiation as an architecture project, a mechanism inherent to the status of the proposed system. The project solution is never evident at the Shopping Center because of the unpredictability of the process itself. It can only be the fruit of the commitment of all stakeholders to achieve the objective of the operation. This is achieved from the balance of interests, of commercial and design. A commitment to negotiation and a negotiation linked to coordination. The pursuit of stability is key, as instability is always present and constantly requires strategies to build the object you are configuring. Seventh, proposes space-time itself as a circumstance that determines and structures the perception of the Mall in a singular way. We introduce concepts as chronotope and paradox to help us place the relationship between time and space within the Mall in the context of shopping. A consequence of the parallel flow of historical time - the time outside - and the time inside the Mall, the big shopping center formula is precisely that of having the feeling of timelessness in the space. The social triumph of the mall is the ability to resolve in space and in time all postmodern paradoxes and, beyond that, of contemporary man, condensing into a small space and time an enormous amount of cultural symbols, often contradictory, but they attract the practice of consumerism. Eighth, global level. Globalization which doesn’t ignore the local level. Architecture that is inserted into the dynamics of a global economy, reflects the contradictions that it imposes, mainly in the processes of inclusion and exclusion. Inclusion and exclusion affect the debate of the local level, which the Mall must incorporate as an unavoidable tool of recognition. The eight fundamental principles, when applied as a whole, confirm that the built heritage, which corresponds to the general Mall idea, can be presented as a cohesive conceptual whole. This becomes part of a coherent architectural family, whose functional structures are able to be established. The Third chapter presents in a detailed way the figure of the architect Victor Gruen, recognized as the creator of the modern Mall. Studying his professional experience, it is shown how the different keys analyzed in previous chapters are appearing in a natural way. "Victor Gruen may well have been the most influential architect of the twentieth century." Malcolm Gladwell. The Terrazo Jungle. Fifty Years Ago, The Mall Was Born. America Never Would Be The Same. 2004. In The New Yorker. He was a complex, troubled man and the paradoxes along his career were notable. Nevertheless, always he appeared as a straight man. Garret Eckbo, the recognized landscape painter and collaborator of Gruen was astonished how Gruen had been capable of combining comity and humanity in this career of rates, into that the American commercialization turned, Johnson, in 1962, weighting many Gruen's skills demonstrated that he was not sure if anyone of them, architects artists, had been capable of doing what Gruen did. He goes beyond just the creation of a beautiful building. In playing on people and suggesting what they ought to do, he is a master. (…) his architecture is clean - hardly architecture, no flights of fancy. But when you get hold of its complexity, you've got something beyond the design... You can't say there's someone like him. Architecture is lucky to have him as an architect." Philip Johnson. Article in Fortune Review. 1962. The Document of the thesis closes with Gruen's vision of realizing a tour through the different chapters of his essential book, Shopping towns USA: The Planning of Shopping Centers. It’s mere index turns out to be a monument to the process of the gestation of the Mall. The book, simply acted in its basic structure as a silent witness, as the canonical reference for the contemporary Malls. The Fourth Chapter of the Document of the thesis is a recapitulation of the previous work, which synthesizes the concepts of function and style related to the Shopping Center, and clearly defines how they are defined so we can conclude that we have found an architectural new type in the panorama of the architectural discipline. Therefore, the Conclusion of the thesis integrates this development in a theoretical body of references that relate to an architectural specific and particular type, which receives the singularity of the Shopping Center as an architectural independent phenomenon as it has tried to demonstrate from the beginning of the work. To conclude, as a result of the integrative process and the development of the theoretical body of references, the essential characteristics of the order and concept of the architectural typology form the existence of a new architecture; architecture never before defined as such, in the theoretical typology of the discipline. A theoretical typology for a new architecture is proposed throughout the discussed research and forms a conclusion of the different parameters that have been analysed. As a building complex, from the study of the essential characteristics and of the perceptible constants, the typology is more clearly defined and thus, becomes a useful tool and precedent for the consideration of the discipline. The thesis then justifies how the building complex known as Shopping Center constitutes a new type of architectural typology.