P.C.M. Transmisión por impulsos codificados

En la mayor parte de los proyectos avanzados de tele medidas espaciales la información se transmite en forma digital. Las diferentes vías o fuentes de información analógicas son muestreadas; las muestras se reparten en el tiempo y después se cuantifican.

Design and Validation of an Optimized MB-OFDM Ultra Wideband Transceiver System

Esta tesis está incluida dentro del campo del campo de Multiband Orthogonal Frequency Division Multiplexing Ultra Wideband (MB-OFDM UWB), el cual ha adquirido una gran importancia en las comunicaciones inalámbricas de alta tasa de datos en la última década. UWB surgió con el objetivo de satisfacer la creciente demanda de conexiones inalámbricas en interiores y de uso doméstico, con bajo coste y alta velocidad. La disponibilidad de un ancho de banda grande, el potencial para alta velocidad de transmisión, baja complejidad y bajo consumo de energía, unido al bajo coste de implementación, representa una oportunidad única para que UWB se convierta en una solución ampliamente utilizada en aplicaciones de Wireless Personal Area Network (WPAN). UWB está definido como cualquier transmisión que ocupa un ancho de banda de más de 20% de su frecuencia central, o más de 500 MHz. En 2002, la Comisión Federal de Comunicaciones (FCC) definió que el rango de frecuencias de transmisión de UWB legal es de 3.1 a 10.6 GHz, con una energía de transmisión de -41.3 dBm/Hz. Bajo las directrices de FCC, el uso de la tecnología UWB puede aportar una enorme capacidad en las comunicaciones de corto alcance. Considerando las ecuaciones de capacidad de Shannon, incrementar la capacidad del canal requiere un incremento lineal en el ancho de banda, mientras que un aumento similar de la capacidad de canal requiere un aumento exponencial en la energía de transmisión. En los últimos años, s diferentes desarrollos del UWB han sido extensamente estudiados en diferentes áreas, entre los cuales, el protocolo de comunicaciones inalámbricas MB-OFDM UWB está considerado como la mejor elección y ha sido adoptado como estándar ISO/IEC para los WPANs. Combinando la modulación OFDM y la transmisión de datos utilizando las técnicas de salto de frecuencia, el sistema MB-OFDM UWB es capaz de soportar tasas de datos con que pueden variar de los 55 a los 480 Mbps, alcanzando una distancia máxima de hasta 10 metros. Se esperara que la tecnología MB-OFDM tenga un consumo energético muy bajo copando un are muy reducida en silicio, proporcionando soluciones de bajo coste que satisfagan las demandas del mercado. Para cumplir con todas estas expectativas, el desarrollo y la investigación del MBOFDM UWB deben enfrentarse a varios retos, como son la sincronización de alta sensibilidad, las restricciones de baja complejidad, las estrictas limitaciones energéticas, la escalabilidad y la flexibilidad. Tales retos requieren un procesamiento digital de la señal de última generación, capaz de desarrollar sistemas que puedan aprovechar por completo las ventajas del espectro UWB y proporcionar futuras aplicaciones inalámbricas en interiores. Esta tesis se centra en la completa optimización de un sistema de transceptor de banda base MB-OFDM UWB digital, cuyo objetivo es investigar y diseñar un subsistema de comunicación inalámbrica para la aplicación de las Redes de Sensores Inalámbricas Visuales. La complejidad inherente de los procesadores FFT/IFFT y el sistema de sincronización así como la alta frecuencia de operación para todos los elementos de procesamiento, se convierten en el cuello de la botella para el diseño y la implementación del sistema de UWB digital en base de banda basado en MB-OFDM de baja energía. El objetivo del transceptor propuesto es conseguir baja energía y baja complejidad bajo la premisa de un alto rendimiento. Las optimizaciones están realizadas tanto a nivel algorítmico como a nivel arquitectural para todos los elementos del sistema. Una arquitectura hardware eficiente en consumo se propone en primer lugar para aquellos módulos correspondientes a núcleos de computación. Para el procesado de la Transformada Rápida de Fourier (FFT/IFFT), se propone un algoritmo mixed-radix, basado en una arquitectura con pipeline y se ha desarrollado un módulo de Decodificador de Viterbi (VD) equilibrado en coste-velocidad con el objetivo de reducir el consumo energético e incrementar la velocidad de procesamiento. También se ha implementado un correlador signo-bit simple basado en la sincronización del tiempo de símbolo es presentado. Este correlador es usado para detectar y sincronizar los paquetes de OFDM de forma robusta y precisa. Para el desarrollo de los subsitemas de procesamiento y realizar la integración del sistema completo se han empleado tecnologías de última generación. El dispositivo utilizado para el sistema propuesto es una FPGA Virtex 5 XC5VLX110T del fabricante Xilinx. La validación el propuesta para el sistema transceptor se ha implementado en dicha placa de FPGA. En este trabajo se presenta un algoritmo, y una arquitectura, diseñado con filosofía de co-diseño hardware/software para el desarrollo de sistemas de FPGA complejos. El objetivo principal de la estrategia propuesta es de encontrar una metodología eficiente para el diseño de un sistema de FPGA configurable optimizado con el empleo del mínimo esfuerzo posible en el sistema de procedimiento de verificación, por tanto acelerar el periodo de desarrollo del sistema. La metodología de co-diseño presentada tiene la ventaja de ser fácil de usar, contiene todos los pasos desde la propuesta del algoritmo hasta la verificación del hardware, y puede ser ampliamente extendida para casi todos los tipos de desarrollos de FPGAs. En este trabajo se ha desarrollado sólo el sistema de transceptor digital de banda base por lo que la comprobación de señales transmitidas a través del canal inalámbrico en los entornos reales de comunicación sigue requiriendo componentes RF y un front-end analógico. No obstante, utilizando la metodología de co-simulación hardware/software citada anteriormente, es posible comunicar el sistema de transmisor y el receptor digital utilizando los modelos de canales propuestos por IEEE 802.15.3a, implementados en MATLAB. Por tanto, simplemente ajustando las características de cada modelo de canal, por ejemplo, un incremento del retraso y de la frecuencia central, podemos estimar el comportamiento del sistema propuesto en diferentes escenarios y entornos. Las mayores contribuciones de esta tesis son: • Se ha propuesto un nuevo algoritmo 128-puntos base mixto FFT usando la arquitectura pipeline multi-ruta. Los complejos multiplicadores para cada etapa de procesamiento son diseñados usando la arquitectura modificada shiftadd. Los sistemas word length y twiddle word length son comparados y seleccionados basándose en la señal para cuantización del SQNR y el análisis de energías. • El desempeño del procesador IFFT es analizado bajo diferentes situaciones aritméticas de bloques de punto flotante (BFP) para el control de desbordamiento, por tanto, para encontrar la arquitectura perfecta del algoritmo IFFT basado en el procesador FFT propuesto. • Para el sistema de receptor MB-OFDM UWB se ha empleado una sincronización del tiempo innovadora, de baja complejidad y esquema de compensación, que consiste en funciones de Detector de Paquetes (PD) y Estimación del Offset del tiempo. Simplificando el cross-correlation y maximizar las funciones probables solo a sign-bit, la complejidad computacional se ve reducida significativamente. • Se ha propuesto un sistema de decodificadores Viterbi de 64 estados de decisión-débil usando velocidad base-4 de arquitectura suma-comparaselecciona. El algoritmo Two-pointer Even también es introducido en la unidad de rastreador de origen con el objetivo de conseguir la eficiencia en el hardware. • Se han integrado varias tecnologías de última generación en el completo sistema transceptor basebanda , con el objetivo de implementar un sistema de comunicación UWB altamente optimizado. • Un diseño de flujo mejorado es propuesto para el complejo sistema de implementación, el cual puede ser usado para diseños de Cadena de puertas de campo programable general (FPGA). El diseño mencionado no sólo reduce dramáticamente el tiempo para la verificación funcional, sino también provee un análisis automático como los errores del retraso del output para el sistema de hardware implementado. • Un ambiente de comunicación virtual es establecido para la validación del propuesto sistema de transceptores MB-OFDM. Este método es provisto para facilitar el uso y la conveniencia de analizar el sistema digital de basebanda sin parte frontera analógica bajo diferentes ambientes de comunicación. Esta tesis doctoral está organizada en seis capítulos. En el primer capítulo se encuentra una breve introducción al campo del UWB, tanto relacionado con el proyecto como la motivación del desarrollo del sistema de MB-OFDM. En el capítulo 2, se presenta la información general y los requisitos del protocolo de comunicación inalámbrica MBOFDM UWB. En el capítulo 3 se habla de la arquitectura del sistema de transceptor digital MB-OFDM de banda base . El diseño del algoritmo propuesto y la arquitectura para cada elemento del procesamiento está detallado en este capítulo. Los retos de diseño del sistema que involucra un compromiso de discusión entre la complejidad de diseño, el consumo de energía, el coste de hardware, el desempeño del sistema, y otros aspectos. En el capítulo 4, se ha descrito la co-diseñada metodología de hardware/software. Cada parte del flujo del diseño será detallado con algunos ejemplos que se ha hecho durante el desarrollo del sistema. Aprovechando esta estrategia de diseño, el procedimiento de comunicación virtual es llevado a cabo para probar y analizar la arquitectura del transceptor propuesto. Los resultados experimentales de la co-simulación y el informe sintético de la implementación del sistema FPGA son reflejados en el capítulo 5. Finalmente, en el capítulo 6 se incluye las conclusiones y los futuros proyectos, y también los resultados derivados de este proyecto de doctorado. ABSTRACT In recent years, the Wireless Visual Sensor Network (WVSN) has drawn great interest in wireless communication research area. They enable a wealth of new applications such as building security control, image sensing, and target localization. However, nowadays wireless communication protocols (ZigBee, Wi-Fi, and Bluetooth for example) cannot fully satisfy the demands of high data rate, low power consumption, short range, and high robustness requirements. New communication protocol is highly desired for such kind of applications. The Ultra Wideband (UWB) wireless communication protocol, which has increased in importance for high data rate wireless communication field, are emerging as an important topic for WVSN research. UWB has emerged as a technology that offers great promise to satisfy the growing demand for low-cost, high-speed digital wireless indoor and home networks. The large bandwidth available, the potential for high data rate transmission, and the potential for low complexity and low power consumption, along with low implementation cost, all present a unique opportunity for UWB to become a widely adopted radio solution for future Wireless Personal Area Network (WPAN) applications. UWB is defined as any transmission that occupies a bandwidth of more than 20% of its center frequency, or more than 500 MHz. In 2002, the Federal Communications Commission (FCC) has mandated that UWB radio transmission can legally operate in the range from 3.1 to 10.6 GHz at a transmitter power of －41.3 dBm/Hz. Under the FCC guidelines, the use of UWB technology can provide enormous capacity over short communication ranges. Considering Shannon’s capacity equations, increasing the channel capacity requires linear increasing in bandwidth, whereas similar channel capacity increases would require exponential increases in transmission power. In recent years, several different UWB developments has been widely studied in different area, among which, the MB-OFDM UWB wireless communication protocol is considered to be the leading choice and has recently been adopted in the ISO/IEC standard for WPANs. By combing the OFDM modulation and data transmission using frequency hopping techniques, the MB-OFDM UWB system is able to support various data rates, ranging from 55 to 480 Mbps, over distances up to 10 meters. The MB-OFDM technology is expected to consume very little power and silicon area, as well as provide low-cost solutions that can satisfy consumer market demands. To fulfill these expectations, MB-OFDM UWB research and development have to cope with several challenges, which consist of high-sensitivity synchronization, low- complexity constraints, strict power limitations, scalability, and flexibility. Such challenges require state-of-the-art digital signal processing expertise to develop systems that could fully take advantages of the UWB spectrum and support future indoor wireless applications. This thesis focuses on fully optimization for the MB-OFDM UWB digital baseband transceiver system, aiming at researching and designing a wireless communication subsystem for the Wireless Visual Sensor Networks (WVSNs) application. The inherent high complexity of the FFT/IFFT processor and synchronization system, and high operation frequency for all processing elements, becomes the bottleneck for low power MB-OFDM based UWB digital baseband system hardware design and implementation. The proposed transceiver system targets low power and low complexity under the premise of high performance. Optimizations are made at both algorithm and architecture level for each element of the transceiver system. The low-power hardwareefficient structures are firstly proposed for those core computation modules, i.e., the mixed-radix algorithm based pipelined architecture is proposed for the Fast Fourier Transform (FFT/IFFT) processor, and the cost-speed balanced Viterbi Decoder (VD) module is developed, in the aim of lowering the power consumption and increasing the processing speed. In addition, a low complexity sign-bit correlation based symbol timing synchronization scheme is presented so as to detect and synchronize the OFDM packets robustly and accurately. Moreover, several state-of-the-art technologies are used for developing other processing subsystems and an entire MB-OFDM digital baseband transceiver system is integrated. The target device for the proposed transceiver system is Xilinx Virtex 5 XC5VLX110T FPGA board. In order to validate the proposed transceiver system in the FPGA board, a unified algorithm-architecture-circuit hardware/software co-design environment for complex FPGA system development is presented in this work. The main objective of the proposed strategy is to find an efficient methodology for designing a configurable optimized FPGA system by using as few efforts as possible in system verification procedure, so as to speed up the system development period. The presented co-design methodology has the advantages of easy to use, covering all steps from algorithm proposal to hardware verification, and widely spread for almost all kinds of FPGA developments. Because only the digital baseband transceiver system is developed in this thesis, the validation of transmitting signals through wireless channel in real communication environments still requires the analog front-end and RF components. However, by using the aforementioned hardware/software co-simulation methodology, the transmitter and receiver digital baseband systems get the opportunity to communicate with each other through the channel models, which are proposed from the IEEE 802.15.3a research group, established in MATLAB. Thus, by simply adjust the characteristics of each channel model, e.g. mean excess delay and center frequency, we can estimate the transmission performance of the proposed transceiver system through different communication situations. The main contributions of this thesis are: • A novel mixed radix 128-point FFT algorithm by using multipath pipelined architecture is proposed. The complex multipliers for each processing stage are designed by using modified shift-add architectures. The system wordlength and twiddle word-length are compared and selected based on Signal to Quantization Noise Ratio (SQNR) and power analysis. • IFFT processor performance is analyzed under different Block Floating Point (BFP) arithmetic situations for overflow control, so as to find out the perfect architecture of IFFT algorithm based on the proposed FFT processor. • An innovative low complex timing synchronization and compensation scheme, which consists of Packet Detector (PD) and Timing Offset Estimation (TOE) functions, for MB-OFDM UWB receiver system is employed. By simplifying the cross-correlation and maximum likelihood functions to signbit only, the computational complexity is significantly reduced. • A 64 state soft-decision Viterbi Decoder system by using high speed radix-4 Add-Compare-Select architecture is proposed. Two-pointer Even algorithm is also introduced into the Trace Back unit in the aim of hardware-efficiency. • Several state-of-the-art technologies are integrated into the complete baseband transceiver system, in the aim of implementing a highly-optimized UWB communication system. • An improved design flow is proposed for complex system implementation which can be used for general Field-Programmable Gate Array (FPGA) designs. The design method not only dramatically reduces the time for functional verification, but also provides automatic analysis such as errors and output delays for the implemented hardware systems. • A virtual communication environment is established for validating the proposed MB-OFDM transceiver system. This methodology is proved to be easy for usage and convenient for analyzing the digital baseband system without analog frontend under different communication environments. This PhD thesis is organized in six chapters. In the chapter 1 a brief introduction to the UWB field, as well as the related work, is done, along with the motivation of MBOFDM system development. In the chapter 2, the general information and requirement of MB-OFDM UWB wireless communication protocol is presented. In the chapter 3, the architecture of the MB-OFDM digital baseband transceiver system is presented. The design of the proposed algorithm and architecture for each processing element is detailed in this chapter. Design challenges of such system involve trade-off discussions among design complexity, power consumption, hardware cost, system performance, and some other aspects. All these factors are analyzed and discussed. In the chapter 4, the hardware/software co-design methodology is proposed. Each step of this design flow will be detailed by taking some examples that we met during system development. Then, taking advantages of this design strategy, the Virtual Communication procedure is carried out so as to test and analyze the proposed transceiver architecture. Experimental results from the co-simulation and synthesis report of the implemented FPGA system are given in the chapter 5. The chapter 6 includes conclusions and future work, as well as the results derived from this PhD work.

Simulación en ordenadores de una cadena completa de transmisión de mensajes binarios en códigos BCH, con decodificación para corrección de errores múltiples

La finalidad última do codificación y decodificación es conseguir que el mensaje reconstituido sea idéntico al original. Sin la teoría de códigos los mensajes binarios se caracterizan por vectores o también por polinomios con coeficientes pertenecientes al cuerpo dé Galois GF [0,l]. Sobre los conceptos de código, código lineal, código cíclico,generación polinómica de códigos, distancia, síndrome, relaciones con los elementos de un cuerpo finito, detección y corrección, etc., el mejor autor de referencia sigue siendo Peterson

Transmisión de vibraciones generadas por el tráfico ferroviario

Con este capítulo se pretende mostrar la utilidad de un método numérico de cálculo para el análisis de situaciones, el estudio comparativo de alternativas y el proyecto de soluciones. En este caso el procedimiento adoptado, el método de los elementos de contorno (MEC), está especialmente ajustado a las características del problema entre ellas: comportamiento lineal, trabajo en el dominio de la frecuencia, contornos infinitos, incorporación automática del amortiguamiento de radiación., etc. También es de interés la posibilidad de trabajar a dos niveles, utilizando el MEC para obtener la impedancia dinámica del medio, incluyendo sostenimiento del túnel y edificios adyacentes, que luego se incorpora a modelos tradicionales. Ello abre la posibilidad del uso de la metodologia a otro tipo de problemas.

Cálculo de las características de transmisión de una fibra de índice gradual mediante el empleo de su matriz ABCD

Se desarrolla, en el presente trabajo, un nuevo método para el cálculo de la dispersión temporal de la radiación óptica que se propaga a través de una fibra de Índice gradual mediante el empleo de la matriz ABCD de dicha fibra. Este método de una mayor simplicidad que los usados habitualmente, proporciona análogos resultados a los ya presentados en la literatura del tema con la ventaja de su mayor facilidad de cálculo.

Side-Channel Attack Protection Techniques in FPGA Systems using Enhanced Dual-Rail Solutions

Esta tesis doctoral se centra principalmente en técnicas de ataque y contramedidas relacionadas con ataques de canal lateral (SCA por sus siglas en inglés), que han sido propuestas dentro del campo de investigación académica desde hace 17 años. Las investigaciones relacionadas han experimentado un notable crecimiento en las últimas décadas, mientras que los diseños enfocados en la protección sólida y eficaz contra dichos ataques aún se mantienen como un tema de investigación abierto, en el que se necesitan iniciativas más confiables para la protección de la información persona de empresa y de datos nacionales. El primer uso documentado de codificación secreta se remonta a alrededor de 1700 B.C., cuando los jeroglíficos del antiguo Egipto eran descritos en las inscripciones. La seguridad de la información siempre ha supuesto un factor clave en la transmisión de datos relacionados con inteligencia diplomática o militar. Debido a la evolución rápida de las técnicas modernas de comunicación, soluciones de cifrado se incorporaron por primera vez para garantizar la seguridad, integridad y confidencialidad de los contextos de transmisión a través de cables sin seguridad o medios inalámbricos. Debido a las restricciones de potencia de cálculo antes de la era del ordenador, la técnica de cifrado simple era un método más que suficiente para ocultar la información. Sin embargo, algunas vulnerabilidades algorítmicas pueden ser explotadas para restaurar la regla de codificación sin mucho esfuerzo. Esto ha motivado nuevas investigaciones en el área de la criptografía, con el fin de proteger el sistema de información ante sofisticados algoritmos. Con la invención de los ordenadores se ha acelerado en gran medida la implementación de criptografía segura, que ofrece resistencia eficiente encaminada a obtener mayores capacidades de computación altamente reforzadas. Igualmente, sofisticados cripto-análisis han impulsado las tecnologías de computación. Hoy en día, el mundo de la información ha estado involucrado con el campo de la criptografía, enfocada a proteger cualquier campo a través de diversas soluciones de cifrado. Estos enfoques se han fortalecido debido a la unificación optimizada de teorías matemáticas modernas y prácticas eficaces de hardware, siendo posible su implementación en varias plataformas (microprocesador, ASIC, FPGA, etc.). Las necesidades y requisitos de seguridad en la industria son las principales métricas de conducción en el diseño electrónico, con el objetivo de promover la fabricación de productos de gran alcance sin sacrificar la seguridad de los clientes. Sin embargo, una vulnerabilidad en la implementación práctica encontrada por el Prof. Paul Kocher, et al en 1996 implica que un circuito digital es inherentemente vulnerable a un ataque no convencional, lo cual fue nombrado posteriormente como ataque de canal lateral, debido a su fuente de análisis. Sin embargo, algunas críticas sobre los algoritmos criptográficos teóricamente seguros surgieron casi inmediatamente después de este descubrimiento. En este sentido, los circuitos digitales consisten típicamente en un gran número de celdas lógicas fundamentales (como MOS - Metal Oxide Semiconductor), construido sobre un sustrato de silicio durante la fabricación. La lógica de los circuitos se realiza en función de las innumerables conmutaciones de estas células. Este mecanismo provoca inevitablemente cierta emanación física especial que puede ser medida y correlacionada con el comportamiento interno del circuito. SCA se puede utilizar para revelar datos confidenciales (por ejemplo, la criptografía de claves), analizar la arquitectura lógica, el tiempo e incluso inyectar fallos malintencionados a los circuitos que se implementan en sistemas embebidos, como FPGAs, ASICs, o tarjetas inteligentes. Mediante el uso de la comparación de correlación entre la cantidad de fuga estimada y las fugas medidas de forma real, información confidencial puede ser reconstruida en mucho menos tiempo y computación. Para ser precisos, SCA básicamente cubre una amplia gama de tipos de ataques, como los análisis de consumo de energía y radiación ElectroMagnética (EM). Ambos se basan en análisis estadístico y, por lo tanto, requieren numerosas muestras. Los algoritmos de cifrado no están intrínsecamente preparados para ser resistentes ante SCA. Es por ello que se hace necesario durante la implementación de circuitos integrar medidas que permitan camuflar las fugas a través de "canales laterales". Las medidas contra SCA están evolucionando junto con el desarrollo de nuevas técnicas de ataque, así como la continua mejora de los dispositivos electrónicos. Las características físicas requieren contramedidas sobre la capa física, que generalmente se pueden clasificar en soluciones intrínsecas y extrínsecas. Contramedidas extrínsecas se ejecutan para confundir la fuente de ataque mediante la integración de ruido o mala alineación de la actividad interna. Comparativamente, las contramedidas intrínsecas están integradas en el propio algoritmo, para modificar la aplicación con el fin de minimizar las fugas medibles, o incluso hacer que dichas fugas no puedan ser medibles. Ocultación y Enmascaramiento son dos técnicas típicas incluidas en esta categoría. Concretamente, el enmascaramiento se aplica a nivel algorítmico, para alterar los datos intermedios sensibles con una máscara de manera reversible. A diferencia del enmascaramiento lineal, las operaciones no lineales que ampliamente existen en criptografías modernas son difíciles de enmascarar. Dicho método de ocultación, que ha sido verificado como una solución efectiva, comprende principalmente la codificación en doble carril, que está ideado especialmente para aplanar o eliminar la fuga dependiente de dato en potencia o en EM. En esta tesis doctoral, además de la descripción de las metodologías de ataque, se han dedicado grandes esfuerzos sobre la estructura del prototipo de la lógica propuesta, con el fin de realizar investigaciones enfocadas a la seguridad sobre contramedidas de arquitectura a nivel lógico. Una característica de SCA reside en el formato de las fuentes de fugas. Un típico ataque de canal lateral se refiere al análisis basado en la potencia, donde la capacidad fundamental del transistor MOS y otras capacidades parásitas son las fuentes esenciales de fugas. Por lo tanto, una lógica robusta resistente a SCA debe eliminar o mitigar las fugas de estas micro-unidades, como las puertas lógicas básicas, los puertos I/O y las rutas. Las herramientas EDA proporcionadas por los vendedores manipulan la lógica desde un nivel más alto, en lugar de realizarlo desde el nivel de puerta, donde las fugas de canal lateral se manifiestan. Por lo tanto, las implementaciones clásicas apenas satisfacen estas necesidades e inevitablemente atrofian el prototipo. Por todo ello, la implementación de un esquema de diseño personalizado y flexible ha de ser tomado en cuenta. En esta tesis se presenta el diseño y la implementación de una lógica innovadora para contrarrestar SCA, en la que se abordan 3 aspectos fundamentales: I. Se basa en ocultar la estrategia sobre el circuito en doble carril a nivel de puerta para obtener dinámicamente el equilibrio de las fugas en las capas inferiores; II. Esta lógica explota las características de la arquitectura de las FPGAs, para reducir al mínimo el gasto de recursos en la implementación; III. Se apoya en un conjunto de herramientas asistentes personalizadas, incorporadas al flujo genérico de diseño sobre FPGAs, con el fin de manipular los circuitos de forma automática. El kit de herramientas de diseño automático es compatible con la lógica de doble carril propuesta, para facilitar la aplicación práctica sobre la familia de FPGA del fabricante Xilinx. En este sentido, la metodología y las herramientas son flexibles para ser extendido a una amplia gama de aplicaciones en las que se desean obtener restricciones mucho más rígidas y sofisticadas a nivel de puerta o rutado. En esta tesis se realiza un gran esfuerzo para facilitar el proceso de implementación y reparación de lógica de doble carril genérica. La viabilidad de las soluciones propuestas es validada mediante la selección de algoritmos criptográficos ampliamente utilizados, y su evaluación exhaustiva en comparación con soluciones anteriores. Todas las propuestas están respaldadas eficazmente a través de ataques experimentales con el fin de validar las ventajas de seguridad del sistema. El presente trabajo de investigación tiene la intención de cerrar la brecha entre las barreras de implementación y la aplicación efectiva de lógica de doble carril. En esencia, a lo largo de esta tesis se describirá un conjunto de herramientas de implementación para FPGAs que se han desarrollado para trabajar junto con el flujo de diseño genérico de las mismas, con el fin de lograr crear de forma innovadora la lógica de doble carril. Un nuevo enfoque en el ámbito de la seguridad en el cifrado se propone para obtener personalización, automatización y flexibilidad en el prototipo de circuito de bajo nivel con granularidad fina. Las principales contribuciones del presente trabajo de investigación se resumen brevemente a continuación: Lógica de Precharge Absorbed-DPL logic: El uso de la conversión de netlist para reservar LUTs libres para ejecutar la señal de precharge y Ex en una lógica DPL. Posicionamiento entrelazado Row-crossed con pares idénticos de rutado en redes de doble carril, lo que ayuda a aumentar la resistencia frente a la medición EM selectiva y mitigar los impactos de las variaciones de proceso. Ejecución personalizada y herramientas de conversión automática para la generación de redes idénticas para la lógica de doble carril propuesta. (a) Para detectar y reparar conflictos en las conexiones; (b) Detectar y reparar las rutas asimétricas. (c) Para ser utilizado en otras lógicas donde se requiere un control estricto de las interconexiones en aplicaciones basadas en Xilinx. Plataforma CPA de pruebas personalizadas para el análisis de EM y potencia, incluyendo la construcción de dicha plataforma, el método de medición y análisis de los ataques. Análisis de tiempos para cuantificar los niveles de seguridad. División de Seguridad en la conversión parcial de un sistema de cifrado complejo para reducir los costes de la protección. Prueba de concepto de un sistema de calefacción auto-adaptativo para mitigar los impactos eléctricos debido a la variación del proceso de silicio de manera dinámica. La presente tesis doctoral se encuentra organizada tal y como se detalla a continuación: En el capítulo 1 se abordan los fundamentos de los ataques de canal lateral, que abarca desde conceptos básicos de teoría de modelos de análisis, además de la implementación de la plataforma y la ejecución de los ataques. En el capítulo 2 se incluyen las estrategias de resistencia SCA contra los ataques de potencia diferencial y de EM. Además de ello, en este capítulo se propone una lógica en doble carril compacta y segura como contribución de gran relevancia, así como también se presentará la transformación lógica basada en un diseño a nivel de puerta. Por otra parte, en el Capítulo 3 se abordan los desafíos relacionados con la implementación de lógica en doble carril genérica. Así mismo, se describirá un flujo de diseño personalizado para resolver los problemas de aplicación junto con una herramienta de desarrollo automático de aplicaciones propuesta, para mitigar las barreras de diseño y facilitar los procesos. En el capítulo 4 se describe de forma detallada la elaboración e implementación de las herramientas propuestas. Por otra parte, la verificación y validaciones de seguridad de la lógica propuesta, así como un sofisticado experimento de verificación de la seguridad del rutado, se describen en el capítulo 5. Por último, un resumen de las conclusiones de la tesis y las perspectivas como líneas futuras se incluyen en el capítulo 6. Con el fin de profundizar en el contenido de la tesis doctoral, cada capítulo se describe de forma más detallada a continuación: En el capítulo 1 se introduce plataforma de implementación hardware además las teorías básicas de ataque de canal lateral, y contiene principalmente: (a) La arquitectura genérica y las características de la FPGA a utilizar, en particular la Xilinx Virtex-5; (b) El algoritmo de cifrado seleccionado (un módulo comercial Advanced Encryption Standard (AES)); (c) Los elementos esenciales de los métodos de canal lateral, que permiten revelar las fugas de disipación correlacionadas con los comportamientos internos; y el método para recuperar esta relación entre las fluctuaciones físicas en los rastros de canal lateral y los datos internos procesados; (d) Las configuraciones de las plataformas de pruebas de potencia / EM abarcadas dentro de la presente tesis. El contenido de esta tesis se amplia y profundiza a partir del capítulo 2, en el cual se abordan varios aspectos claves. En primer lugar, el principio de protección de la compensación dinámica de la lógica genérica de precarga de doble carril (Dual-rail Precharge Logic-DPL) se explica mediante la descripción de los elementos compensados a nivel de puerta. En segundo lugar, la lógica PA-DPL es propuesta como aportación original, detallando el protocolo de la lógica y un caso de aplicación. En tercer lugar, dos flujos de diseño personalizados se muestran para realizar la conversión de doble carril. Junto con ello, se aclaran las definiciones técnicas relacionadas con la manipulación por encima de la netlist a nivel de LUT. Finalmente, una breve discusión sobre el proceso global se aborda en la parte final del capítulo. El Capítulo 3 estudia los principales retos durante la implementación de DPLs en FPGAs. El nivel de seguridad de las soluciones de resistencia a SCA encontradas en el estado del arte se ha degenerado debido a las barreras de implantación a través de herramientas EDA convencionales. En el escenario de la arquitectura FPGA estudiada, se discuten los problemas de los formatos de doble carril, impactos parásitos, sesgo tecnológico y la viabilidad de implementación. De acuerdo con estas elaboraciones, se plantean dos problemas: Cómo implementar la lógica propuesta sin penalizar los niveles de seguridad, y cómo manipular un gran número de celdas y automatizar el proceso. El PA-DPL propuesto en el capítulo 2 se valida con una serie de iniciativas, desde características estructurales como doble carril entrelazado o redes de rutado clonadas, hasta los métodos de aplicación tales como las herramientas de personalización y automatización de EDA. Por otra parte, un sistema de calefacción auto-adaptativo es representado y aplicado a una lógica de doble núcleo, con el fin de ajustar alternativamente la temperatura local para equilibrar los impactos negativos de la variación del proceso durante la operación en tiempo real. El capítulo 4 se centra en los detalles de la implementación del kit de herramientas. Desarrollado sobre una API third-party, el kit de herramientas personalizado es capaz de manipular los elementos de la lógica de circuito post P&R ncd (una versión binaria ilegible del xdl) convertido al formato XDL Xilinx. El mecanismo y razón de ser del conjunto de instrumentos propuestos son cuidadosamente descritos, que cubre la detección de enrutamiento y los enfoques para la reparación. El conjunto de herramientas desarrollado tiene como objetivo lograr redes de enrutamiento estrictamente idénticos para la lógica de doble carril, tanto para posicionamiento separado como para el entrelazado. Este capítulo particularmente especifica las bases técnicas para apoyar las implementaciones en los dispositivos de Xilinx y su flexibilidad para ser utilizado sobre otras aplicaciones. El capítulo 5 se enfoca en la aplicación de los casos de estudio para la validación de los grados de seguridad de la lógica propuesta. Se discuten los problemas técnicos detallados durante la ejecución y algunas nuevas técnicas de implementación. (a) Se discute el impacto en el proceso de posicionamiento de la lógica utilizando el kit de herramientas propuesto. Diferentes esquemas de implementación, tomando en cuenta la optimización global en seguridad y coste, se verifican con los experimentos con el fin de encontrar los planes de posicionamiento y reparación optimizados; (b) las validaciones de seguridad se realizan con los métodos de correlación y análisis de tiempo; (c) Una táctica asintótica se aplica a un núcleo AES sobre BCDL estructurado para validar de forma sofisticada el impacto de enrutamiento sobre métricas de seguridad; (d) Los resultados preliminares utilizando el sistema de calefacción auto-adaptativa sobre la variación del proceso son mostrados; (e) Se introduce una aplicación práctica de las herramientas para un diseño de cifrado completa. Capítulo 6 incluye el resumen general del trabajo presentado dentro de esta tesis doctoral. Por último, una breve perspectiva del trabajo futuro se expone, lo que puede ampliar el potencial de utilización de las contribuciones de esta tesis a un alcance más allá de los dominios de la criptografía en FPGAs. ABSTRACT This PhD thesis mainly concentrates on countermeasure techniques related to the Side Channel Attack (SCA), which has been put forward to academic exploitations since 17 years ago. The related research has seen a remarkable growth in the past decades, while the design of solid and efficient protection still curiously remain as an open research topic where more reliable initiatives are required for personal information privacy, enterprise and national data protections. The earliest documented usage of secret code can be traced back to around 1700 B.C., when the hieroglyphs in ancient Egypt are scribed in inscriptions. Information security always gained serious attention from diplomatic or military intelligence transmission. Due to the rapid evolvement of modern communication technique, crypto solution was first incorporated by electronic signal to ensure the confidentiality, integrity, availability, authenticity and non-repudiation of the transmitted contexts over unsecure cable or wireless channels. Restricted to the computation power before computer era, simple encryption tricks were practically sufficient to conceal information. However, algorithmic vulnerabilities can be excavated to restore the encoding rules with affordable efforts. This fact motivated the development of modern cryptography, aiming at guarding information system by complex and advanced algorithms. The appearance of computers has greatly pushed forward the invention of robust cryptographies, which efficiently offers resistance relying on highly strengthened computing capabilities. Likewise, advanced cryptanalysis has greatly driven the computing technologies in turn. Nowadays, the information world has been involved into a crypto world, protecting any fields by pervasive crypto solutions. These approaches are strong because of the optimized mergence between modern mathematical theories and effective hardware practices, being capable of implement crypto theories into various platforms (microprocessor, ASIC, FPGA, etc). Security needs from industries are actually the major driving metrics in electronic design, aiming at promoting the construction of systems with high performance without sacrificing security. Yet a vulnerability in practical implementation found by Prof. Paul Kocher, et al in 1996 implies that modern digital circuits are inherently vulnerable to an unconventional attack approach, which was named as side-channel attack since then from its analysis source. Critical suspicions to theoretically sound modern crypto algorithms surfaced almost immediately after this discovery. To be specifically, digital circuits typically consist of a great number of essential logic elements (as MOS - Metal Oxide Semiconductor), built upon a silicon substrate during the fabrication. Circuit logic is realized relying on the countless switch actions of these cells. This mechanism inevitably results in featured physical emanation that can be properly measured and correlated with internal circuit behaviors. SCAs can be used to reveal the confidential data (e.g. crypto-key), analyze the logic architecture, timing and even inject malicious faults to the circuits that are implemented in hardware system, like FPGA, ASIC, smart Card. Using various comparison solutions between the predicted leakage quantity and the measured leakage, secrets can be reconstructed at much less expense of time and computation. To be precisely, SCA basically encloses a wide range of attack types, typically as the analyses of power consumption or electromagnetic (EM) radiation. Both of them rely on statistical analyses, and hence require a number of samples. The crypto algorithms are not intrinsically fortified with SCA-resistance. Because of the severity, much attention has to be taken into the implementation so as to assemble countermeasures to camouflage the leakages via "side channels". Countermeasures against SCA are evolving along with the development of attack techniques. The physical characteristics requires countermeasures over physical layer, which can be generally classified into intrinsic and extrinsic vectors. Extrinsic countermeasures are executed to confuse the attacker by integrating noise, misalignment to the intra activities. Comparatively, intrinsic countermeasures are built into the algorithm itself, to modify the implementation for minimizing the measurable leakage, or making them not sensitive any more. Hiding and Masking are two typical techniques in this category. Concretely, masking applies to the algorithmic level, to alter the sensitive intermediate values with a mask in reversible ways. Unlike the linear masking, non-linear operations that widely exist in modern cryptographies are difficult to be masked. Approved to be an effective counter solution, hiding method mainly mentions dual-rail logic, which is specially devised for flattening or removing the data-dependent leakage in power or EM signatures. In this thesis, apart from the context describing the attack methodologies, efforts have also been dedicated to logic prototype, to mount extensive security investigations to countermeasures on logic-level. A characteristic of SCA resides on the format of leak sources. Typical side-channel attack concerns the power based analysis, where the fundamental capacitance from MOS transistors and other parasitic capacitances are the essential leak sources. Hence, a robust SCA-resistant logic must eliminate or mitigate the leakages from these micro units, such as basic logic gates, I/O ports and routings. The vendor provided EDA tools manipulate the logic from a higher behavioral-level, rather than the lower gate-level where side-channel leakage is generated. So, the classical implementations barely satisfy these needs and inevitably stunt the prototype. In this case, a customized and flexible design scheme is appealing to be devised. This thesis profiles an innovative logic style to counter SCA, which mainly addresses three major aspects: I. The proposed logic is based on the hiding strategy over gate-level dual-rail style to dynamically overbalance side-channel leakage from lower circuit layer; II. This logic exploits architectural features of modern FPGAs, to minimize the implementation expenses; III. It is supported by a set of assistant custom tools, incorporated by the generic FPGA design flow, to have circuit manipulations in an automatic manner. The automatic design toolkit supports the proposed dual-rail logic, facilitating the practical implementation on Xilinx FPGA families. While the methodologies and the tools are flexible to be expanded to a wide range of applications where rigid and sophisticated gate- or routing- constraints are desired. In this thesis a great effort is done to streamline the implementation workflow of generic dual-rail logic. The feasibility of the proposed solutions is validated by selected and widely used crypto algorithm, for thorough and fair evaluation w.r.t. prior solutions. All the proposals are effectively verified by security experiments. The presented research work attempts to solve the implementation troubles. The essence that will be formalized along this thesis is that a customized execution toolkit for modern FPGA systems is developed to work together with the generic FPGA design flow for creating innovative dual-rail logic. A method in crypto security area is constructed to obtain customization, automation and flexibility in low-level circuit prototype with fine-granularity in intractable routings. Main contributions of the presented work are summarized next: Precharge Absorbed-DPL logic: Using the netlist conversion to reserve free LUT inputs to execute the Precharge and Ex signal in a dual-rail logic style. A row-crossed interleaved placement method with identical routing pairs in dual-rail networks, which helps to increase the resistance against selective EM measurement and mitigate the impacts from process variations. Customized execution and automatic transformation tools for producing identical networks for the proposed dual-rail logic. (a) To detect and repair the conflict nets; (b) To detect and repair the asymmetric nets. (c) To be used in other logics where strict network control is required in Xilinx scenario. Customized correlation analysis testbed for EM and power attacks, including the platform construction, measurement method and attack analysis. A timing analysis based method for quantifying the security grades. A methodology of security partitions of complex crypto systems for reducing the protection cost. A proof-of-concept self-adaptive heating system to mitigate electrical impacts over process variations in dynamic dual-rail compensation manner. The thesis chapters are organized as follows: Chapter 1 discusses the side-channel attack fundamentals, which covers from theoretic basics to analysis models, and further to platform setup and attack execution. Chapter 2 centers to SCA-resistant strategies against generic power and EM attacks. In this chapter, a major contribution, a compact and secure dual-rail logic style, will be originally proposed. The logic transformation based on bottom-layer design will be presented. Chapter 3 is scheduled to elaborate the implementation challenges of generic dual-rail styles. A customized design flow to solve the implementation problems will be described along with a self-developed automatic implementation toolkit, for mitigating the design barriers and facilitating the processes. Chapter 4 will originally elaborate the tool specifics and construction details. The implementation case studies and security validations for the proposed logic style, as well as a sophisticated routing verification experiment, will be described in Chapter 5. Finally, a summary of thesis conclusions and perspectives for future work are included in Chapter 5. To better exhibit the thesis contents, each chapter is further described next: Chapter 1 provides the introduction of hardware implementation testbed and side-channel attack fundamentals, and mainly contains: (a) The FPGA generic architecture and device features, particularly of Virtex-5 FPGA; (b) The selected crypto algorithm - a commercially and extensively used Advanced Encryption Standard (AES) module - is detailed; (c) The essentials of Side-Channel methods are profiled. It reveals the correlated dissipation leakage to the internal behaviors, and the method to recover this relationship between the physical fluctuations in side-channel traces and the intra processed data; (d) The setups of the power/EM testing platforms enclosed inside the thesis work are given. The content of this thesis is expanded and deepened from chapter 2, which is divided into several aspects. First, the protection principle of dynamic compensation of the generic dual-rail precharge logic is explained by describing the compensated gate-level elements. Second, the novel DPL is originally proposed by detailing the logic protocol and an implementation case study. Third, a couple of custom workflows are shown next for realizing the rail conversion. Meanwhile, the technical definitions that are about to be manipulated above LUT-level netlist are clarified. A brief discussion about the batched process is given in the final part. Chapter 3 studies the implementation challenges of DPLs in FPGAs. The security level of state-of-the-art SCA-resistant solutions are decreased due to the implementation barriers using conventional EDA tools. In the studied FPGA scenario, problems are discussed from dual-rail format, parasitic impact, technological bias and implementation feasibility. According to these elaborations, two problems arise: How to implement the proposed logic without crippling the security level; and How to manipulate a large number of cells and automate the transformation. The proposed PA-DPL in chapter 2 is legalized with a series of initiatives, from structures to implementation methods. Furthermore, a self-adaptive heating system is depicted and implemented to a dual-core logic, assumed to alternatively adjust local temperature for balancing the negative impacts from silicon technological biases on real-time. Chapter 4 centers to the toolkit system. Built upon a third-party Application Program Interface (API) library, the customized toolkit is able to manipulate the logic elements from post P&R circuit (an unreadable binary version of the xdl one) converted to Xilinx xdl format. The mechanism and rationale of the proposed toolkit are carefully convoyed, covering the routing detection and repairing approaches. The developed toolkit aims to achieve very strictly identical routing networks for dual-rail logic both for separate and interleaved placement. This chapter particularly specifies the technical essentials to support the implementations in Xilinx devices and the flexibility to be expanded to other applications. Chapter 5 focuses on the implementation of the case studies for validating the security grades of the proposed logic style from the proposed toolkit. Comprehensive implementation techniques are discussed. (a) The placement impacts using the proposed toolkit are discussed. Different execution schemes, considering the global optimization in security and cost, are verified with experiments so as to find the optimized placement and repair schemes; (b) Security validations are realized with correlation, timing methods; (c) A systematic method is applied to a BCDL structured module to validate the routing impact over security metric; (d) The preliminary results using the self-adaptive heating system over process variation is given; (e) A practical implementation of the proposed toolkit to a large design is introduced. Chapter 6 includes the general summary of the complete work presented inside this thesis. Finally, a brief perspective for the future work is drawn which might expand the potential utilization of the thesis contributions to a wider range of implementation domains beyond cryptography on FPGAs.

Estudio numérico de flujo turbulento cargado con partículas sólidas a través de canales y tuberías de sección variable

La presente Tesis Doctoral tiene como objetivo el estudio de flujo turbulento cargado con partículas sólidas a través de canales y tuberías de sección constante usando un enfoque Euleriano-Lagrangiano. El campo de flujo de la fase de transporte (aire) se resuelve usando simulación de grandes escalas (LES), implementada en un programa de volúmenes finitos mientras que las ecuaciones gobernantes de la fase dispersa son resueltas por medio de un algoritmo de seguimiento Lagrangiano de partículas que ha sido desarrollado y acoplado al programa que resuelve el flujo. Se estudia de manera sistemática y progresiva la interacción fluido→partícula (one-way coupling), a través de diferentes configuraciones geométricas en coordenadas cartesianas (canales de sección constante y variable) y en coordenadas cilíndricas (tuberías de sección constante y sección variable) abarcando diferentes números de Reynolds y diferentes tamaños de partículas; todos los resultados obtenidos han sido comparados con datos publicados previamente. El estudio de flujo multifásico a través de, tuberías de sección variable, ha sido abordada en otras investigaciones mayoritariamente de forma experimental o mediante simulación usando modelos de turbulencia menos complejos y no mediante LES. El patrón de flujo que se verifica en una tubería con expansión es muy complejo y dicha configuración geométrica se halla en múltiples aplicaciones industriales que involucran el transporte de partículas sólidas, por ello es de gran interés su estudio. Como hecho innovador, en esta tesis no solo se resuelven las estadísticas de velocidad del fluido y las partículas en tuberías con diferentes tamaños de expansión y diferentes regímenes de flujo sino que se caracteriza, usando diversas formulaciones del número de Stokes y el parámetro de arrastre, el ingreso y acumulación de partículas dentro de la zona de recirculación, obteniéndose resultados coincidentes con datos experimentales. ABSTRACT The objective of this Thesis research is to study the turbulent flow laden with solid particles through channels and pipes with using Eulerian-Lagrangian approach. The flow field of the transport phase (air ) is solved using large eddy simulation ( LES ) implemented in a program of finite volume while the governing equations of the dispersed phase are resolved by means of a particle Lagrangian tracking algorithm which was developed and coupled to principal program flow solver . We studied systematically and progressively the fluid interaction → particle ( one- way coupling ) , through different geometric configurations in Cartesian coordinates ( channel with constant and variable section) and in cylindrical coordinates ( pipes with constant section and variable section ) covering different Reynolds numbers and different particle sizes, all results have been compared with previously published data . The study of multiphase flow through, pipes with variable section has been addressed in other investigations predominantly experimentally or by simulation using less complex models and no turbulence by LES. The flow pattern is verified in a pipe expansion is very complex and this geometry is found in many industrial applications involving the transport of solid particles, so it is of great interest to study. As an innovator fact , in this Thesis not only finds fluid velocity statistics and particles with different sizes of pipe expansion and different flow regimes but characterized, using various formulations of the Stokes number and the drag parameter are resolved, the entry and accumulation of particles within the recirculation zone , matching results obtained with experimental data.

Estudio en modelo físico a escala reducida de la viabilidad del empleo de buques fondeados como diques flotantes para abrigo portuario y defensa de costas

Los diques flotantes son estructuras que atenúan la energía del oleaje fundamentalmente por reflexión y turbulencia. Aunque presentan importantes ventajas en términos constructivos y medioambientales, su efectividad es limitada y en la práctica sólo se emplean en condiciones climáticas propias de zonas con oleajes poco energéticos. Por otro lado, el buque es la estructura flotante por excelencia y su empleo para el abrigo portuario y costero en determinadas situaciones puede aportar las ventajas propias de los diques flotantes, al tiempo que ampliar el rango de oleajes frente a los que estas estructuras son efectivas. El propósito de esta Tesis Doctoral es evaluar la viabilidad del empleo de buques fondeados como diques flotantes para el abrigo portuario y costero. Para ello, se han realizado ensayos en modelo físico a escala reducida en un canal de oleaje del Centro de Estudios de Puertos y Costas (CEPYC), con el objeto de determinar los coeficientes de transmisión (Ct), reflexión (Cr) y disipación (Cd) de barcos de diversas tipologías y dimensiones, sometidos a diferentes oleajes en distintas situaciones de carga, fondeo y profundidad del emplazamiento. La efectividad de los buques empleados en los ensayos se ha determinado mediante el análisis de dichos coeficientes y su variación con la altura de ola y el periodo de los oleajes incidentes. Además, se han registrado las fuerzas existentes en las cadenas de fondeo con objeto de comprobar la viabilidad del mismo y facilitar una estimación del diámetro de las cadenas que serían necesarias en cada situación. Posteriormente, se han aplicado los resultados obtenidos en los ensayos en modelo físico reducido a dos situaciones de abrigo portuario y costero. La primera aplicación consiste en el empleo de buques como defensa temporal en fases constructivas por medios marítimos, partiendo de la hipótesis de que, actuando como diques flotantes, puede proteger la zona de la obra y ampliar las ventanas temporales de periodos de actividad en obra marítima. Las actividades que se han analizado son las de dragado de fondos, vertidos de material granular y transporte y fondeo de cajones flotantes para diques y muelles. La segunda aplicación estudiada es el empleo de buques para la protección costera y la formación de salientes y tómbolos. Los coeficientes de transmisión obtenidos se han introducido en formulaciones analíticas que permiten prever la evolución de la costa frente a la protección procurada por el buque actuando como dique flotante exento. Finalmente se han redactado las conclusiones de la investigación y se han propuesto nuevas líneas de investigación relacionadas con esta Tesis Doctoral. Floating breakwaters are structures which attenuate wave energy mainly by reflection and turbulence. They display advantages in terms of construction and ecology, amongst others. However, their use is restricted in practice to certain areas with good climatic conditions and low energy waves. Moreover, ships are the most common floating structures and their use for port and coastal shelter in certain situations could widen the range of applicability in addition to the rest of advantages of floating breakwaters. The purpose of this research is to assess the feasibility of ships anchored as floating breakwaters for port and coastal protection. To that end, tests in a scaled down physical model have been conducted in a wave flume in the Centre of Port and Coastal Studies (CEPYC), in order to determine the transmission (Ct), reflection (Cr) and dissipation (Cd) coefficients of ships of diverse types and dimensions, under different wave, load, anchoring and depth conditions. The effectiveness of the several ships used in the tests has been determined by analyzing these coefficients and their variation with the wave height and period of the incident waves. In addition, the existing forces in the anchor chains have been registered to verify the feasibility of the anchoring systems, as well as to provide an estimation of the diameter of the chains that would be needed in each situation. Subsequently, the results of the tests have been applied to two situations of port and coastal protection. The first one is the use of ships as a temporary defense for maritime works with construction phases by maritime means, on the assumption that, acting as floating breakwaters, they can protect the work area and increase the time windows of periods of activity in maritime works. Dredging, dumping of granular material and transport and positioning of big concrete caissons for docks and breakwaters were the activities analyzed. The second situation is the use of ships for coastal protection and forming salients of sand or tombolos. Some analytical formulations which take into account the transmission coefficients from the tests have been used to predict the evolution of the coastline under the protection given by the ships acting as detached floating breakwaters. Finally, the conclusions of the research have been addressed and the proposal of new lines of work related to the topic has been made.

Influencia de la configuración geométrica de placas prefabricadas para forjados en las tensiones originadas por la transferencia del pretensado en elementos realizados con armaduras pretesas ancladas por adherencia

Las piezas pretensadas de hormigón presentan zonas muy solicitadas correspondientes a la zona de transferencia. En muchos casos se ha detectado figuración en tales zonas cuyo origen está ligado a la transferencia de la fuerza de pretensado, pudiendo llegar a causar el rechazo de la pieza. En el caso de las piezas prefabricadas con armaduras pretesas adherentes, no siempre es posible disponer armado transversal para controlar esta fisuración, ya sea por el proceso constructivo, ya sea por disponer en general de secciones transversales muy optimizadas. Recientemente se desarrolló una nueva tipología de piezas de hormigón prefabricado para forjados unidireccionales pretensadas con armadura activa pretesa y sin armadura transversal. La tipología se asimila a una sección en PI invertida, con alas de gran envergadura en comparación con el ancho de nervio, y armadura activa distribuida en las alas. Este diseño parece propenso a la aparición de fisuración en el momento de la transferencia del pretensado. Así, se han producido fallos de carácter frágil: colapso de piezas ya colocadas en obra, separándose la losa inferior de los nervios y cayendo sobre el piso. Las herramientas de análisis usuales han resultado inútiles al aplicarse a la investigación de esta patología. Para afrontar el estudio de los problemas detectados en la tipología, se ha analizado el fenómeno de las tensiones de tracción en la zona de transferencia, usualmente denominadas exfoliación y estallido, así como los métodos de análisis aplicables a elementos pretesos sin armadura transversal. En algunas ocasiones se trata del resultado de trabajos desarrollados para piezas postesadas, o para calcular cuantías de armadura transversal, adaptados a posteriori. También existen métodos desarrollados específicamente para piezas pretesas sin armadura transversal. Junto a los factores considerados en los métodos existentes se han localizado otros, no tenidos en cuenta habitualmente, pero que pueden ser determinantes en piezas no convencionales, como son: la existencia de pretensado superior e inferior, la falta de simetría de la sección transversal, el ancho variable de las piezas, una relación entre el ancho del ala y el espesor de los nervios elevada, la distribución transversal del pretensado en relación al ancho variable. Además, la mayoría de los métodos se han basado en simplificaciones bidimensionales. Para tener en cuenta la influencia de estos factores, se han modelizado piezas en las que varían tanto la geometría de la sección transversal y la cuantía de pretensado, como la ley de adherencia o la distribución de armadura activa en la sección. Estos modelos se han analizado mediante el método de elementos finitos, efectuándose u análisis elástico lineal tridimensional. En general, los métodos existentes no han predicho adecuadamente las tensiones obtenidas mediante elementos finitos. Sobre los resultados obtenidos por elementos finitos se ha desarrollado un ajuste experimental, que presentan un alto grado de correlación y de significación, así como una reducida dispersión y error relativo. En consecuencia, se propone un método de obtención de la tensión máxima de exfoliación, consistente en varias ecuaciones, que tienen en cuenta las peculiaridades de la configuración de las piezas citadas y permiten considerar cualquier ley de adherencia, manteniendo la coherencia con la longitud de transmisión. Las ecuaciones se emplean para la obtención de la tensión máxima de exfoliación en piezas de la tipología estudiada cuya armadura activa se sitúe fuera del núcleo central de la sección transversal. Respecto al estallido, se propone una modificación de los métodos existentes que, comparado con los resultados del análisis por elementos finitos, mejora el valor medio y la dispersión a valores admisibles y del lado de la seguridad. El método considera la geometría de la sección y la distribución del pretensado en la losa inferior. Finalmente, se ofrecen estrategias de diseño para piezas de la tipología o semejantes. End zones of prestressed concrete members are highly stressed. Cracking have often appeared at end zone, and its beginning is related to prestress release. Some members become rejected because of these cracks. Sometimes it is not possible having transverse reinforcement in order to control cracking, when referring to pretensioned precast members. The reason may be the construction process or highly optimized crosssections. A new typology of precast concrete members designed for one-way composite floors was recently developed. The members, without transverse reinforcement, are prestressed with pretensioned wires or strands. This typology is similar to an inverted TT slab, with a large flange related to the web thickness and prestressing reinforcement spread across the flange. This design is highly susceptible to appear cracking at prestress release. Therefore, brittle failures have been reported: fail of slabs laid in place on a construction site, resulting in the separation of the flange from the webs,, and the subsequent fall on the lower floor. Usual analytical methods have been useless to study the failure. End zone tensile stresses have been analysed to study the detected typology problems. These tensile stresses are usually called spalling and bursting (also called splitting in the U.S.). Analysis methods applicable to pretensioned members without transverse reinforcement have been analysed too. Some methods were originally developed for postensioned concrete or for obtaining the amount of transverse reinforcement. In addition, there are methods developed specifically for pretensioned members without transverse reinforcement. Some factors, frequently ignored, have been found, such as lower and upper prestress, lack of symmetry in the cross section, variable width, a high ratio between flange width and web thickness or prestressing reinforcement location related to variable width. They can play a decisive role in non-conventional members. In addition, most methods are based on 2D simplifications. Finite Element modelling has been conducted in order to consider the influence of these factors. A linear 3D approach has been used. The modelled members vary according to cross section geometry, bond behaviour, or prestressing reinforcement location. In general, the obtained tensile stresses don’t agree with existing methods. An experimental adjustment has been conducted on the obtained results, with a high correlation ratio and significance level as well as a low dispersion and relative error. Therefore, a method to obtain the maximum spalling stress is proposed. The proposal consists on some equations that consider the special features of the typology and bond behaviour. Consistency between transmission length and bond behaviour is considered too. The equations are used to calculate maximum spalling stress for the studied typology members whose prestressing reinforcement is located out of the core of the cross section. In relation to bursting, a modification of existing methods is proposed. Compared to finite element results, the proposal improves mean value and dispersion, whose ranges are considered acceptable and secure. The method takes into account cross section geometry and location of prestressing reinforcement across the lower flange. Finally, strategies to design members of this typology or similar are proposed.

Apuntes de Transmisión del Calor

Esta publicacion está basada en unos apuntes para la parte de Transmisión del Calor de las asignaturas de la ETSAM. Sin embargo, con el tiempo se ha añadido otro material extra que excede ampliamente el contenido del curso.

RenovAndes H1 : preparación de una oferta para una licitación internacional en Perú : Central Hidroeléctrica y Línea de Transmisión H1-Chanchamayo.

El ámbito del proyecto es la construcción, operación y transferencia de una Central Hidroeléctrica RenovAndes H1 y La Línea de Transmisión H1 con capacidad total de 60 kV mediante un transformador de 25 MVA de potencia, con un período de construcción de máximo 2 años y concesión de operación y mantenimiento a 20 años, como parte del Plan Nacional Estratégico para el Desarrollo del sector hidroeléctrico de Perú. El proyecto Línea de Transmisión 60 kV H1 – Chanchamayo se ubica en la zona central del Perú,políticamente en los distritos de Perené, Chanchamayo y San Ramón, provincia de Chanchamayo, departamento de Junín donde se encuentra a su paso el rio Huatziroki a aproximadamente 14 km aguas arriba de su confluencia con el rio Perené. Con este estudio se pretende evaluar los diferentes aspectos que influyen en la preparación de una oferta de licitación, incluye los análisis previos, el proceso de precalificación y la preparación de la oferta para la licitación.

Securing implementations of feedback-shift-register-based ciphers using compiler optimizations and co-processors

Los algoritmos basados en registros de desplazamiento con realimentación (en inglés FSR) se han utilizado como generadores de flujos pseudoaleatorios en aplicaciones con recursos limitados como los sistemas de apertura sin llave. Se considera canal primario a aquel que se utiliza para realizar una transmisión de información. La aparición de los ataques de canal auxiliar (en inglés SCA), que explotan información filtrada inintencionadamente a través de canales laterales como el consumo, las emisiones electromagnéticas o el tiempo empleado, supone una grave amenaza para estas aplicaciones, dado que los dispositivos son accesibles por un atacante. El objetivo de esta tesis es proporcionar un conjunto de protecciones que se puedan aplicar de forma automática y que utilicen recursos ya disponibles, evitando un incremento sustancial en los costes y alargando la vida útil de aplicaciones que puedan estar desplegadas. Explotamos el paralelismo existente en algoritmos FSR, ya que sólo hay 1 bit de diferencia entre estados de rondas consecutivas. Realizamos aportaciones en tres niveles: a nivel de sistema, utilizando un coprocesador reconfigurable, a través del compilador y a nivel de bit, aprovechando los recursos disponibles en el procesador. Proponemos un marco de trabajo que nos permite evaluar implementaciones de un algoritmo incluyendo los efectos introducidos por el compilador considerando que el atacante es experto. En el campo de los ataques, hemos propuesto un nuevo ataque diferencial que se adapta mejor a las condiciones de las implementaciones software de FSR, en las que el consumo entre rondas es muy similar. SORU2 es un co-procesador vectorial reconfigurable propuesto para reducir el consumo energético en aplicaciones con paralelismo y basadas en el uso de bucles. Proponemos el uso de SORU2, además, para ejecutar algoritmos basados en FSR de forma segura. Al ser reconfigurable, no supone un sobrecoste en recursos, ya que no está dedicado en exclusiva al algoritmo de cifrado. Proponemos una configuración que ejecuta múltiples algoritmos de cifrado similares de forma simultánea, con distintas implementaciones y claves. A partir de una implementación sin protecciones, que demostramos que es completamente vulnerable ante SCA, obtenemos una implementación segura a los ataques que hemos realizado. A nivel de compilador, proponemos un mecanismo para evaluar los efectos de las secuencias de optimización del compilador sobre una implementación. El número de posibles secuencias de optimizaciones de compilador es extremadamente alto. El marco de trabajo propuesto incluye un algoritmo para la selección de las secuencias de optimización a considerar. Debido a que las optimizaciones del compilador transforman las implementaciones, se pueden generar automáticamente implementaciones diferentes combinamos para incrementar la seguridad ante SCA. Proponemos 2 mecanismos de aplicación de estas contramedidas, que aumentan la seguridad de la implementación original sin poder considerarse seguras. Finalmente hemos propuesto la ejecución paralela a nivel de bit del algoritmo en un procesador. Utilizamos la forma algebraica normal del algoritmo, que automáticamente se paraleliza. La implementación sobre el algoritmo evaluado mejora en rendimiento y evita que se filtre información por una ejecución dependiente de datos. Sin embargo, es más vulnerable ante ataques diferenciales que la implementación original. Proponemos una modificación del algoritmo para obtener una implementación segura, descartando parcialmente ejecuciones del algoritmo, de forma aleatoria. Esta implementación no introduce una sobrecarga en rendimiento comparada con las implementaciones originales. En definitiva, hemos propuesto varios mecanismos originales a distintos niveles para introducir aleatoridad en implementaciones de algoritmos FSR sin incrementar sustancialmente los recursos necesarios. ABSTRACT Feedback Shift Registers (FSR) have been traditionally used to implement pseudorandom sequence generators. These generators are used in Stream ciphers in systems with tight resource constraints, such as Remote Keyless Entry. When communicating electronic devices, the primary channel is the one used to transmit the information. Side-Channel Attack (SCA) use additional information leaking from the actual implementation, including power consumption, electromagnetic emissions or timing information. Side-Channel Attacks (SCA) are a serious threat to FSR-based applications, as an attacker usually has physical access to the devices. The main objective of this Ph.D. thesis is to provide a set of countermeasures that can be applied automatically using the available resources, avoiding a significant cost overhead and extending the useful life of deployed systems. If possible, we propose to take advantage of the inherent parallelism of FSR-based algorithms, as the state of a FSR differs from previous values only in 1-bit. We have contributed in three different levels: architecture (using a reconfigurable co-processor), using compiler optimizations, and at bit level, making the most of the resources available at the processor. We have developed a framework to evaluate implementations of an algorithm including the effects introduced by the compiler. We consider the presence of an expert attacker with great knowledge on the application and the device. Regarding SCA, we have presented a new differential SCA that performs better than traditional SCA on software FSR-based algorithms, where the leaked values are similar between rounds. SORU2 is a reconfigurable vector co-processor. It has been developed to reduce energy consumption in loop-based applications with parallelism. In addition, we propose its use for secure implementations of FSR-based algorithms. The cost overhead is discarded as the co-processor is not exclusively dedicated to the encryption algorithm. We present a co-processor configuration that executes multiple simultaneous encryptions, using different implementations and keys. From a basic implementation, which is proved to be vulnerable to SCA, we obtain an implementation where the SCA applied were unsuccessful. At compiler level, we use the framework to evaluate the effect of sequences of compiler optimization passes on a software implementation. There are many optimization passes available. The optimization sequences are combinations of the available passes. The amount of sequences is extremely high. The framework includes an algorithm for the selection of interesting sequences that require detailed evaluation. As existing compiler optimizations transform the software implementation, using different optimization sequences we can automatically generate different implementations. We propose to randomly switch between the generated implementations to increase the resistance against SCA.We propose two countermeasures. The results show that, although they increase the resistance against SCA, the resulting implementations are not secure. At bit level, we propose to exploit bit level parallelism of FSR-based implementations using pseudo bitslice implementation in a wireless node processor. The bitslice implementation is automatically obtained from the Algebraic Normal Form of the algorithm. The results show a performance improvement, avoiding timing information leakage, but increasing the vulnerability against differential SCA.We provide a secure version of the algorithm by randomly discarding part of the data obtained. The overhead in performance is negligible when compared to the original implementations. To summarize, we have proposed a set of original countermeasures at different levels that introduce randomness in FSR-based algorithms avoiding a heavy overhead on the resources required.

Tecnología avanzada de señalización y conducción automática en ferrocarriles metropolitanos : rentabilidad de su inversión

Siguiendo la orientación seguida por la industria aeronáutica de los Estados Unidos en las últimas décadas muchas industrias paralelas han venido a considerar la Operación y Mantenimiento (O&M) como uno de los aspectos más relevantes a la hora de conseguir alcanzar sus objetivos organizativos. La política a seguir en la fase mantenimiento se reconoce como algo fundamental para conseguir los niveles de eficacia operativa precisos, en particular la disponibilidad. La importancia que toman los costes acumulativos incurridos en el periodo de O&M en el total de los acumulados en el ciclo de vida es un hecho cada vez más reconocido. Este concepto ha sido muy analizado y comentado, y comienzan a surgir y a estar en vigor numerosas regulaciones sobre el tema. El coste del ciclo de vida (LCC) se usa cada vez más como uno de los criterios principales a la hora de diseñar o comprar, y así se requiere a los suministradores que aporten soluciones garantizando un bajo coste a lo largo del ciclo vital y que, a la par, mantengan los niveles de servicio requeridos, por unos atributos medibles como son la disponibilidad o la puntualidad. Esta dualidad supone un verdadero reto para los diseñadores cuando afrontan nuevos desarrollos: diseñar para lograr un elevado nivel de servicio a la par que manteniendo un coste bajo en la totalidad del ciclo de vida del nuevo diseño. Hoy en día es indispensable proceder al diseño de los productos y soluciones de forma que sean confiables, fáciles de parametrizar, de configurar y operar, y que además posean las mejores prestaciones para minimizar los esfuerzos para su mantenimiento, renovaciones y eliminación al fin de su vida útil. La política de mantenimiento, tal como se indica anteriormente, ya no es por tanto la preocupación del último momento, sino algo que se debe definir conjuntamente con el diseño, con la perspectiva integrada del soporte logístico preciso. En numerosas industrias las decisiones que se toman sobre el diseño influencian sobremanera los costes futuros del mantenimiento y, particularmente en estos casos, el análisis integral del coste del ciclo de vida se revela como una poderosa herramienta que habilita la toma de las decisiones críticas. Por desgracia el estado del arte de los análisis LCC en el campo ferroviario es casi nulo en comparación con la industria aeronáutica de defensa, o incluso con la tecnología aplicada a la construcción de carreteras. Un enfoque profesional sobre la optimización de los costes y la disponibilidad del sistema ferroviario global es algo inexistente hoy día. Un análisis sistemático de los costes e impactos sobre la disponibilidad a largo plazo es excepcional en las fases de diseño, incluso para los más sencillos componentes de señalización. Más aún, en el mercado de señalización ferroviaria el mantenimiento es el gran paradigma. Las líneas deben mantenerse en servicio comercial bajo cualquier circunstancia, llevando al mínimo cualquier perturbación y por supuesto preservando la seguridad que la sociedad demanda a los sistemas de transporte públicos de masas. Es por ello que la tendencia cada vez mayor es la de comparar, en el momento de la toma de decisión sobre la inversión, las distintas alternativas posibles para elegir la que garantice el menor coste esperable a lo largo del ciclo de vida exigible. El sector ferroviario, como industria que requiere elevadas inversiones de capital en soluciones de larga permanencia, requiere un enfoque que considere el coste del ciclo de vida. Para la infraestructura ferroviaria y la propia vía el ciclo de vida considerado tradicionalmente para la inversión inicial incluyendo el mantenimiento y algunas renovaciones parciales es de 75 a 100 años, para el material rodante son 30 a 35 años con una renovación significativa hacia la mitad del periodo y para los sistemas de señalización se suelen adoptar entre 25 y 30 años. Dados estos elevados plazos el coste debe ser evaluado para cada uno de los elementos constitutivos, considerando no solo los costes de adquisición, sino también a los que conducen las distintas alternativas de diseño y estrategias de mantenimiento, de forma que se minimicen los costes totales acumulados a lo largo del plazo vital sin perder de vista preservar la función deseada, la explotación comercial segura. Concebir las líneas y su mantenimiento bajo el prisma del concepto del coste del ciclo de vida LCC está revelándose como algo imperativo ya que garantiza que las decisiones sobre inversiones/explotación/mantenimiento sean las más efectivas en términos de coste para la sociedad. Pero por desgracia es muy raro encontrar en el sector ferroviario análisis LCC debidamente documentados. Todos los tecnólogos prefieren aportar argumentos de ventas, bonitas transparencias y folletos, entre ellos algunos detalles de LCC o reflexiones dialécticas al respecto, más que permitir obtener clara y francamente sus costes de adquisición de productos incluyendo los de ingeniería e instalación. Igual o similar opacidad hay al respecto de los costes de su mantenimiento (considerando los repuestos y las expectativas de evolución o roadmap del producto). A pesar de reconocerse el hecho de que las decisiones relativas al diseño y a las estrategias de mantenimiento deben apoyarse en análisis sobre los costes y la efectividad asociada debidamente evaluada, en la mayor parte de las veces la carencia de datos imposibilita la realización de estos estudios y se toman las decisiones por proximidad a otros casos similares o guiados por el consejo de una parte sesgada del mercado. Esta tesis demuestra, partiendo de la aplicación de la parte 3.3 de la norma internacional UNE-EN 60300:2004 “Cálculo del Coste del Ciclo de Vida”, que el sistema de señalización que se debe considerar a la hora de definir una nueva línea de Metro típica ha de ser la tecnología de control de tren basada en las telecomunicaciones (CBTC) aplicada en su modo de operación sin conductor (UTO), puesto que su coste de ciclo de vida (LCC) resulta ser sensiblemente inferior al del sistema tradicional de protección y operación automática de tren (ATP/ATO) más avanzado que puede ser usado como alternativa tecnológica, el distancia objetivo. El trabajo es netamente innovador, pues en el estado del arte documental sobre la materia, que se ha analizado en gran profundidad, tal y como demuestra la bibliografía reseñada, no consta ningún análisis de selección de alternativas de características similares hasta la fecha. Aunque se habla de manera extensiva en los foros y revistas ferroviarias sobre el tema de la rentabilidad que se obtiene por la selección del sistema CBTC como sistema de protección de tren sin embargo éste es un aspecto que nadie ha demostrado de manera analítica hasta el trabajo presente. La Tesis en sí misma es un trabajo original, pues contiene a lo largo de toda ella y en sus anejos, una descripción completa, y adecuadamente comprensible por todo tipo de lector, sobre el estado del arte de los sistemas de automatización ferroviaria. No existe actualmente en lengua castellana, inglesa, francesa o alemana un trabajo de alcance similar. La Tesis se estructura debidamente, proporcionando un hilo documental que permite incluso a los lectores profanos adquirir los conocimientos precisos para poder valorar de manera adecuada el análisis de alternativas que se plantea y su resultado, que resulta coincidente con la hipótesis formulada al inicio de la redacción de la Tesis. Se indican como colofón otras posibles futuras líneas de investigación que se han identificado. Los anejos a la Tesis la complementan con información adicional procesada durante su redacción: • Las tablas de los cálculos del modelo de costes de cada alternativa tecnológica analizada • La visión general del universo de los sistemas de conducción automática de metros globalmente conocidos bajo el acrónimo de CBTC (Communications-Based Train Control), con el detalle actual del mercado de este tipo de soluciones: qué Compañías fabrican, en base a qué solución tecnológica de transmisión, dónde los comercializan y qué entes ferroviarios los utilizan. • Las condiciones a tener en cuenta de cara a decidir la implantación de un sistema CBTC UTO. • El estudio en detalle del caso de reseñalización del Metro de Nueva York describiendo los métodos que se siguieron para elegir las compañías que intervinieron en su realización y lograr la interoperabilidad entre las mismas. • El estado del arte de la definición de estándares y actividades para la interoperabilidad en Europa y Estados Unidos (Proyecto Modurban y Normas del IEEC).

Volume Haptics and Dendritic Spine Editing

Esta tesis se ha desarrollado en el contexto del proyecto Cajal Blue Brain, una iniciativa europea dedicada al estudio del cerebro. Uno de los objetivos de esta iniciativa es desarrollar nuevos métodos y nuevas tecnologías que simplifiquen el análisis de datos en el campo neurocientífico. El presente trabajo se ha centrado en diseñar herramientas que combinen información proveniente de distintos canales sensoriales con el fin de acelerar la interacción y análisis de imágenes neurocientíficas. En concreto se estudiará la posibilidad de combinar información visual con información háptica. Las espinas dendríticas son pequeñas protuberancias que recubren la superficie dendrítica de muchas neuronas del cerebro. A día de hoy, se cree que tienen un papel clave en la transmisión de señales neuronales. Motivo por el cual, el interés por parte de la comunidad científica por estas estructuras ha ido en aumento a medida que las técnicas de adquisición de imágenes mejoraban hasta alcanzar una calidad suficiente para analizar dichas estructuras. A menudo, los neurocientíficos utilizan técnicas de microscopía con luz para obtener los datos que les permitan analizar estructuras neuronales tales como neuronas, dendritas y espinas dendríticas. A pesar de que estas técnicas ofrezcan ciertas ventajas frente a su equivalente electrónico, las técnicas basadas en luz permiten una menor resolución. En particular, estructuras pequeñas como las espinas dendríticas pueden capturarse de forma incorrecta en las imágenes obtenidas, impidiendo su análisis. En este trabajo, se presenta una nueva técnica, que permite editar imágenes volumétricas, mediante un dispositivo háptico, con el fin de reconstruir de los cuellos de las espinas dendríticas. Con este objetivo, en un primer momento se desarrolló un algoritmo que proporciona retroalimentación háptica en datos volumétricos, completando la información que provine del canal visual. Dicho algoritmo de renderizado háptico permite a los usuarios tocar y percibir una isosuperficie en el volumen de datos. El algoritmo asegura un renderizado robusto y eficiente. Se utiliza un método basado en las técnicas de “marching tetrahedra” para la extracción local de una isosuperficie continua, lineal y definida por intervalos. La robustez deriva tanto de una etapa de detección de colisiones continua de la isosuperficie extraída, como del uso de técnicas eficientes de renderizado basadas en un proxy puntual. El método de “marching tetrahedra” propuesto garantiza que la topología de la isosuperficie extraída coincida con la topología de una isosuperficie equivalente determinada utilizando una interpolación trilineal. Además, con el objetivo de mejorar la coherencia entre la información háptica y la información visual, el algoritmo de renderizado háptico calcula un segundo proxy en la isosuperficie pintada en la pantalla. En este trabajo se demuestra experimentalmente las mejoras en, primero, la etapa de extracción de isosuperficie, segundo, la robustez a la hora de mantener el proxy en la isosuperficie deseada y finalmente la eficiencia del algoritmo. En segundo lugar, a partir del algoritmo de renderizado háptico propuesto, se desarrolló un procedimiento, en cuatro etapas, para la reconstrucción de espinas dendríticas. Este procedimiento, se puede integrar en los cauces de segmentación automática y semiautomática existentes como una etapa de pre-proceso previa. El procedimiento está diseñando para que tanto la navegación como el proceso de edición en sí mismo estén controlados utilizando un dispositivo háptico. Se han diseñado dos experimentos para evaluar esta técnica. El primero evalúa la aportación de la retroalimentación háptica y el segundo se centra en evaluar la idoneidad del uso de un háptico como dispositivo de entrada. En ambos casos, los resultados demuestran que nuestro procedimiento mejora la precisión de la reconstrucción. En este trabajo se describen también dos casos de uso de nuestro procedimiento en el ámbito de la neurociencia: el primero aplicado a neuronas situadas en la corteza cerebral humana y el segundo aplicado a espinas dendríticas situadas a lo largo de neuronas piramidales de la corteza del cerebro de una rata. Por último, presentamos el programa, Neuro Haptic Editor, desarrollado a lo largo de esta tesis junto con los diferentes algoritmos ya mencionados. ABSTRACT This thesis took place within the Cajal Blue Brain project, a European initiative dedicated to the study of the brain. One of the main goals of this project is the development of new methods and technologies simplifying data analysis in neuroscience. This thesis focused on the development of tools combining information originating from distinct sensory channels with the aim of accelerating both the interaction with neuroscience images and their analysis. In concrete terms, the objective is to study the possibility of combining visual information with haptic information. Dendritic spines are thin protrusions that cover the dendritic surface of numerous neurons in the brain and whose function seems to play a key role in neural circuits. The interest of the neuroscience community toward those structures kept increasing as and when acquisition methods improved, eventually to the point that the produced datasets enabled their analysis. Quite often, neuroscientists use light microscopy techniques to produce the dataset that will allow them to analyse neuronal structures such as neurons, dendrites and dendritic spines. While offering some advantages compared to their electronic counterpart, light microscopy techniques achieve lower resolutions. Particularly, small structures such as dendritic spines might suffer from a very low level of fluorescence in the final dataset, preventing further analysis. This thesis introduces a new technique enabling the edition of volumetric datasets in order to recreate dendritic spine necks using a haptic device. In order to fulfil this objective, we first presented an algorithm to provide haptic feedback directly from volumetric datasets, as an aid to regular visualization. The haptic rendering algorithm lets users perceive isosurfaces in volumetric datasets, and it relies on several design features that ensure a robust and efficient rendering. A marching tetrahedra approach enables the dynamic extraction of a piecewise linear continuous isosurface. Robustness is derived using a Continuous Collision Detection step coupled with acknowledged proxy-based rendering methods over the extracted isosurface. The introduced marching tetrahedra approach guarantees that the extracted isosurface will match the topology of an equivalent isosurface computed using trilinear interpolation. The proposed haptic rendering algorithm improves the coherence between haptic and visual cues computing a second proxy on the isosurface displayed on screen. Three experiments demonstrate the improvements on the isosurface extraction stage as well as the robustness and the efficiency of the complete algorithm. We then introduce our four-steps procedure for the complete reconstruction of dendritic spines. Based on our haptic rendering algorithm, this procedure is intended to work as an image processing stage before the automatic segmentation step giving the final representation of the dendritic spines. The procedure is designed to allow both the navigation and the volume image editing to be carried out using a haptic device. We evaluated our procedure through two experiments. The first experiment concerns the benefits of the force feedback and the second checks the suitability of the use of a haptic device as input. In both cases, the results shows that the procedure improves the editing accuracy. We also report two concrete cases where our procedure was employed in the neuroscience field, the first one concerning dendritic spines in the human cortex, the second one referring to an ongoing experiment studying dendritic spines along dendrites of mouse cortical pyramidal neurons. Finally, we present the software program, Neuro Haptic Editor, that was built along the development of the different algorithms implemented during this thesis, and used by neuroscientists to use our procedure.

Cualificación acústica de una cámara de transmisión vertical de dimensiones reducidas

En el laboratorio de Acústica y Vibraciones de la ETS de Arquitectura UPM se ha construido una cámara de transmisión vertical de dimensiones reducidas con fines de investigación y docencia. Dispone de una abertura de ensayo de área 7,5 m2, sobre la que se ha instalado una losa de hormigón de 140 mm de espesor. Los volúmenes de las salas superior e inferior son 13,2 m3 y 11,8 m3 respectivamente. En este trabajo se muestran los ensayos realizados en la caracterización de la cámara siguiendo las directrices generales indicadas en las Normas UNE-EN ISO 10140-3 y 5: 2011.