A self-timed multipurpose delay sensor for field programmable gate arrays (FPGAs)

This paper presents a novel self-timed multi-purpose sensor especially conceived for Field Programmable Gate Arrays (FPGAs). The aim of the sensor is to measure performance variations during the life-cycle of the device, such as process variability, critical path timing and temperature variations. The proposed topology, through the use of both combinational and sequential FPGA elements, amplifies the time of a signal traversing a delay chain to produce a pulse whose width is the sensor���s measurement. The sensor is fully self-timed, avoiding the need for clock distribution networks and eliminating the limitations imposed by the system clock. One single off- or on-chip time-to-digital converter is able to perform digitization of several sensors in a single operation. These features allow for a simplified approach for designers wanting to intertwine a multi-purpose sensor network with their application logic. Employed as a temperature sensor, it has been measured to have an error of ��0.67 ��C, over the range of 20���100 ��C, employing 20 logic elements with a 2-point calibration.

Real Time FPGA Implementation of an Modulation Classifier for Electronic Warfare Applications

This paper presents an automatic modulation classifier for electronic warfare applications. It is a pattern recognition modulation classifier based on statistical features of the phase and instantaneous frequency. This classifier runs in a real time operation mode with sampling rates in excess of 1 Gsample/s. The hardware platform for this application is a Field Programmable Gate Array (FPGA). This AMC is subsidiary of a digital channelised receiver also implemented in the same platform.

Implementaci��n de un sistema multicanal de medida de temperatura con termopares

Este proyecto fin de carrera tiene como finalidad el dise��o e implementaci��n de un sistema multicanal de medida de temperaturas con termopares con procesado digital. Se ha realizado un prototipo de cuatro canales con conexi��n de termopar, que es el tipo de sensor utilizado para realizar dichas medidas. La tensi��n generada por el termopar es procesada mediante un conversor de termopar a digital con salida en interfaz modo serie o SPI (Serial Peripheral Interface). El control de dicha comunicaci��n se realiza por medio de un Array de Puertas L��gicas Programables o FPGA (Field Programmable Gate Array), en concreto se ha utilizado una plataforma de desarrollo modelo Virtex-5 de la empresa Xilinx. Esta tarjeta se ha programado tambi��n para el procesado software y la posterior comunicaci��n serie con el PC, el cual consta de una interfaz de usuario donde se muestran los resultados de las medidas en tiempo real. El proyecto ha sido desarrollado en colaboraci��n con una empresa privada dedicada principalmente al dise��o electr��nico. La finalidad de este prototipo es el estudio de una actualizaci��n del bloque de medida para el control de las curvas de temperatura de un equipo de reparaci��n aeron��utica. En esta memoria se describe el proceso realizado para el desarrollo del prototipo, incluye la presentaci��n de los estudios realizados y la informaci��n necesaria para llevar a cabo el dise��o, la fabricaci��n y la programaci��n de los diferentes bloques que componen el sistema. ABSTRACT. The aim of this project is to implement a multichannel temperature measurement system with digital processing, using thermocouples. A four-channel prototype with thermocouple connection has been built. The thermocouple voltage is converted to digital line using a Thermocouple-to-Digital Converter with a Serial Perpheral Interface (SPI) output. The master which controls this communication is embedded in a Field Programmable Gate Array (FPGA), specifically the Xilinx Virtex-5 model. This FPGA also has the code for software temperature processing and the prototype to PC serial communication embedded. The PC user interface displays the measurement results in real time. This project has been developed at a private electronics design company. The company wants to study an update to change the analogue temperature controller equipment to a digital one. So this prototype studies a digital version of the temperature measurement block. The processes accomplished for the prototype development are detailed in the next pages of this document. It includes the studies and information needed to develop the design, manufacturing process and programming of the blocks which integrate with the global system.

Design and Validation of an Optimized MB-OFDM Ultra Wideband Transceiver System

Esta tesis est�� incluida dentro del campo del campo de Multiband Orthogonal Frequency Division Multiplexing Ultra Wideband (MB-OFDM UWB), el cual ha adquirido una gran importancia en las comunicaciones inal��mbricas de alta tasa de datos en la ��ltima d��cada. UWB surgi�� con el objetivo de satisfacer la creciente demanda de conexiones inal��mbricas en interiores y de uso dom��stico, con bajo coste y alta velocidad. La disponibilidad de un ancho de banda grande, el potencial para alta velocidad de transmisi��n, baja complejidad y bajo consumo de energ��a, unido al bajo coste de implementaci��n, representa una oportunidad ��nica para que UWB se convierta en una soluci��n ampliamente utilizada en aplicaciones de Wireless Personal Area Network (WPAN). UWB est�� definido como cualquier transmisi��n que ocupa un ancho de banda de m��s de 20% de su frecuencia central, o m��s de 500 MHz. En 2002, la Comisi��n Federal de Comunicaciones (FCC) defini�� que el rango de frecuencias de transmisi��n de UWB legal es de 3.1 a 10.6 GHz, con una energ��a de transmisi��n de -41.3 dBm/Hz. Bajo las directrices de FCC, el uso de la tecnolog��a UWB puede aportar una enorme capacidad en las comunicaciones de corto alcance. Considerando las ecuaciones de capacidad de Shannon, incrementar la capacidad del canal requiere un incremento lineal en el ancho de banda, mientras que un aumento similar de la capacidad de canal requiere un aumento exponencial en la energ��a de transmisi��n. En los ��ltimos a��os, s diferentes desarrollos del UWB han sido extensamente estudiados en diferentes ��reas, entre los cuales, el protocolo de comunicaciones inal��mbricas MB-OFDM UWB est�� considerado como la mejor elecci��n y ha sido adoptado como est��ndar ISO/IEC para los WPANs. Combinando la modulaci��n OFDM y la transmisi��n de datos utilizando las t��cnicas de salto de frecuencia, el sistema MB-OFDM UWB es capaz de soportar tasas de datos con que pueden variar de los 55 a los 480 Mbps, alcanzando una distancia m��xima de hasta 10 metros. Se esperara que la tecnolog��a MB-OFDM tenga un consumo energ��tico muy bajo copando un are muy reducida en silicio, proporcionando soluciones de bajo coste que satisfagan las demandas del mercado. Para cumplir con todas estas expectativas, el desarrollo y la investigaci��n del MBOFDM UWB deben enfrentarse a varios retos, como son la sincronizaci��n de alta sensibilidad, las restricciones de baja complejidad, las estrictas limitaciones energ��ticas, la escalabilidad y la flexibilidad. Tales retos requieren un procesamiento digital de la se��al de ��ltima generaci��n, capaz de desarrollar sistemas que puedan aprovechar por completo las ventajas del espectro UWB y proporcionar futuras aplicaciones inal��mbricas en interiores. Esta tesis se centra en la completa optimizaci��n de un sistema de transceptor de banda base MB-OFDM UWB digital, cuyo objetivo es investigar y dise��ar un subsistema de comunicaci��n inal��mbrica para la aplicaci��n de las Redes de Sensores Inal��mbricas Visuales. La complejidad inherente de los procesadores FFT/IFFT y el sistema de sincronizaci��n as�� como la alta frecuencia de operaci��n para todos los elementos de procesamiento, se convierten en el cuello de la botella para el dise��o y la implementaci��n del sistema de UWB digital en base de banda basado en MB-OFDM de baja energ��a. El objetivo del transceptor propuesto es conseguir baja energ��a y baja complejidad bajo la premisa de un alto rendimiento. Las optimizaciones est��n realizadas tanto a nivel algor��tmico como a nivel arquitectural para todos los elementos del sistema. Una arquitectura hardware eficiente en consumo se propone en primer lugar para aquellos m��dulos correspondientes a n��cleos de computaci��n. Para el procesado de la Transformada R��pida de Fourier (FFT/IFFT), se propone un algoritmo mixed-radix, basado en una arquitectura con pipeline y se ha desarrollado un m��dulo de Decodificador de Viterbi (VD) equilibrado en coste-velocidad con el objetivo de reducir el consumo energ��tico e incrementar la velocidad de procesamiento. Tambi��n se ha implementado un correlador signo-bit simple basado en la sincronizaci��n del tiempo de s��mbolo es presentado. Este correlador es usado para detectar y sincronizar los paquetes de OFDM de forma robusta y precisa. Para el desarrollo de los subsitemas de procesamiento y realizar la integraci��n del sistema completo se han empleado tecnolog��as de ��ltima generaci��n. El dispositivo utilizado para el sistema propuesto es una FPGA Virtex 5 XC5VLX110T del fabricante Xilinx. La validaci��n el propuesta para el sistema transceptor se ha implementado en dicha placa de FPGA. En este trabajo se presenta un algoritmo, y una arquitectura, dise��ado con filosof��a de co-dise��o hardware/software para el desarrollo de sistemas de FPGA complejos. El objetivo principal de la estrategia propuesta es de encontrar una metodolog��a eficiente para el dise��o de un sistema de FPGA configurable optimizado con el empleo del m��nimo esfuerzo posible en el sistema de procedimiento de verificaci��n, por tanto acelerar el periodo de desarrollo del sistema. La metodolog��a de co-dise��o presentada tiene la ventaja de ser f��cil de usar, contiene todos los pasos desde la propuesta del algoritmo hasta la verificaci��n del hardware, y puede ser ampliamente extendida para casi todos los tipos de desarrollos de FPGAs. En este trabajo se ha desarrollado s��lo el sistema de transceptor digital de banda base por lo que la comprobaci��n de se��ales transmitidas a trav��s del canal inal��mbrico en los entornos reales de comunicaci��n sigue requiriendo componentes RF y un front-end anal��gico. No obstante, utilizando la metodolog��a de co-simulaci��n hardware/software citada anteriormente, es posible comunicar el sistema de transmisor y el receptor digital utilizando los modelos de canales propuestos por IEEE 802.15.3a, implementados en MATLAB. Por tanto, simplemente ajustando las caracter��sticas de cada modelo de canal, por ejemplo, un incremento del retraso y de la frecuencia central, podemos estimar el comportamiento del sistema propuesto en diferentes escenarios y entornos. Las mayores contribuciones de esta tesis son: ��� Se ha propuesto un nuevo algoritmo 128-puntos base mixto FFT usando la arquitectura pipeline multi-ruta. Los complejos multiplicadores para cada etapa de procesamiento son dise��ados usando la arquitectura modificada shiftadd. Los sistemas word length y twiddle word length son comparados y seleccionados bas��ndose en la se��al para cuantizaci��n del SQNR y el an��lisis de energ��as. ��� El desempe��o del procesador IFFT es analizado bajo diferentes situaciones aritm��ticas de bloques de punto flotante (BFP) para el control de desbordamiento, por tanto, para encontrar la arquitectura perfecta del algoritmo IFFT basado en el procesador FFT propuesto. ��� Para el sistema de receptor MB-OFDM UWB se ha empleado una sincronizaci��n del tiempo innovadora, de baja complejidad y esquema de compensaci��n, que consiste en funciones de Detector de Paquetes (PD) y Estimaci��n del Offset del tiempo. Simplificando el cross-correlation y maximizar las funciones probables solo a sign-bit, la complejidad computacional se ve reducida significativamente. ��� Se ha propuesto un sistema de decodificadores Viterbi de 64 estados de decisi��n-d��bil usando velocidad base-4 de arquitectura suma-comparaselecciona. El algoritmo Two-pointer Even tambi��n es introducido en la unidad de rastreador de origen con el objetivo de conseguir la eficiencia en el hardware. ��� Se han integrado varias tecnolog��as de ��ltima generaci��n en el completo sistema transceptor basebanda , con el objetivo de implementar un sistema de comunicaci��n UWB altamente optimizado. ��� Un dise��o de flujo mejorado es propuesto para el complejo sistema de implementaci��n, el cual puede ser usado para dise��os de Cadena de puertas de campo programable general (FPGA). El dise��o mencionado no s��lo reduce dram��ticamente el tiempo para la verificaci��n funcional, sino tambi��n provee un an��lisis autom��tico como los errores del retraso del output para el sistema de hardware implementado. ��� Un ambiente de comunicaci��n virtual es establecido para la validaci��n del propuesto sistema de transceptores MB-OFDM. Este m��todo es provisto para facilitar el uso y la conveniencia de analizar el sistema digital de basebanda sin parte frontera anal��gica bajo diferentes ambientes de comunicaci��n. Esta tesis doctoral est�� organizada en seis cap��tulos. En el primer cap��tulo se encuentra una breve introducci��n al campo del UWB, tanto relacionado con el proyecto como la motivaci��n del desarrollo del sistema de MB-OFDM. En el cap��tulo 2, se presenta la informaci��n general y los requisitos del protocolo de comunicaci��n inal��mbrica MBOFDM UWB. En el cap��tulo 3 se habla de la arquitectura del sistema de transceptor digital MB-OFDM de banda base . El dise��o del algoritmo propuesto y la arquitectura para cada elemento del procesamiento est�� detallado en este cap��tulo. Los retos de dise��o del sistema que involucra un compromiso de discusi��n entre la complejidad de dise��o, el consumo de energ��a, el coste de hardware, el desempe��o del sistema, y otros aspectos. En el cap��tulo 4, se ha descrito la co-dise��ada metodolog��a de hardware/software. Cada parte del flujo del dise��o ser�� detallado con algunos ejemplos que se ha hecho durante el desarrollo del sistema. Aprovechando esta estrategia de dise��o, el procedimiento de comunicaci��n virtual es llevado a cabo para probar y analizar la arquitectura del transceptor propuesto. Los resultados experimentales de la co-simulaci��n y el informe sint��tico de la implementaci��n del sistema FPGA son reflejados en el cap��tulo 5. Finalmente, en el cap��tulo 6 se incluye las conclusiones y los futuros proyectos, y tambi��n los resultados derivados de este proyecto de doctorado. ABSTRACT In recent years, the Wireless Visual Sensor Network (WVSN) has drawn great interest in wireless communication research area. They enable a wealth of new applications such as building security control, image sensing, and target localization. However, nowadays wireless communication protocols (ZigBee, Wi-Fi, and Bluetooth for example) cannot fully satisfy the demands of high data rate, low power consumption, short range, and high robustness requirements. New communication protocol is highly desired for such kind of applications. The Ultra Wideband (UWB) wireless communication protocol, which has increased in importance for high data rate wireless communication field, are emerging as an important topic for WVSN research. UWB has emerged as a technology that offers great promise to satisfy the growing demand for low-cost, high-speed digital wireless indoor and home networks. The large bandwidth available, the potential for high data rate transmission, and the potential for low complexity and low power consumption, along with low implementation cost, all present a unique opportunity for UWB to become a widely adopted radio solution for future Wireless Personal Area Network (WPAN) applications. UWB is defined as any transmission that occupies a bandwidth of more than 20% of its center frequency, or more than 500 MHz. In 2002, the Federal Communications Commission (FCC) has mandated that UWB radio transmission can legally operate in the range from 3.1 to 10.6 GHz at a transmitter power of ���41.3 dBm/Hz. Under the FCC guidelines, the use of UWB technology can provide enormous capacity over short communication ranges. Considering Shannon���s capacity equations, increasing the channel capacity requires linear increasing in bandwidth, whereas similar channel capacity increases would require exponential increases in transmission power. In recent years, several different UWB developments has been widely studied in different area, among which, the MB-OFDM UWB wireless communication protocol is considered to be the leading choice and has recently been adopted in the ISO/IEC standard for WPANs. By combing the OFDM modulation and data transmission using frequency hopping techniques, the MB-OFDM UWB system is able to support various data rates, ranging from 55 to 480 Mbps, over distances up to 10 meters. The MB-OFDM technology is expected to consume very little power and silicon area, as well as provide low-cost solutions that can satisfy consumer market demands. To fulfill these expectations, MB-OFDM UWB research and development have to cope with several challenges, which consist of high-sensitivity synchronization, low- complexity constraints, strict power limitations, scalability, and flexibility. Such challenges require state-of-the-art digital signal processing expertise to develop systems that could fully take advantages of the UWB spectrum and support future indoor wireless applications. This thesis focuses on fully optimization for the MB-OFDM UWB digital baseband transceiver system, aiming at researching and designing a wireless communication subsystem for the Wireless Visual Sensor Networks (WVSNs) application. The inherent high complexity of the FFT/IFFT processor and synchronization system, and high operation frequency for all processing elements, becomes the bottleneck for low power MB-OFDM based UWB digital baseband system hardware design and implementation. The proposed transceiver system targets low power and low complexity under the premise of high performance. Optimizations are made at both algorithm and architecture level for each element of the transceiver system. The low-power hardwareefficient structures are firstly proposed for those core computation modules, i.e., the mixed-radix algorithm based pipelined architecture is proposed for the Fast Fourier Transform (FFT/IFFT) processor, and the cost-speed balanced Viterbi Decoder (VD) module is developed, in the aim of lowering the power consumption and increasing the processing speed. In addition, a low complexity sign-bit correlation based symbol timing synchronization scheme is presented so as to detect and synchronize the OFDM packets robustly and accurately. Moreover, several state-of-the-art technologies are used for developing other processing subsystems and an entire MB-OFDM digital baseband transceiver system is integrated. The target device for the proposed transceiver system is Xilinx Virtex 5 XC5VLX110T FPGA board. In order to validate the proposed transceiver system in the FPGA board, a unified algorithm-architecture-circuit hardware/software co-design environment for complex FPGA system development is presented in this work. The main objective of the proposed strategy is to find an efficient methodology for designing a configurable optimized FPGA system by using as few efforts as possible in system verification procedure, so as to speed up the system development period. The presented co-design methodology has the advantages of easy to use, covering all steps from algorithm proposal to hardware verification, and widely spread for almost all kinds of FPGA developments. Because only the digital baseband transceiver system is developed in this thesis, the validation of transmitting signals through wireless channel in real communication environments still requires the analog front-end and RF components. However, by using the aforementioned hardware/software co-simulation methodology, the transmitter and receiver digital baseband systems get the opportunity to communicate with each other through the channel models, which are proposed from the IEEE 802.15.3a research group, established in MATLAB. Thus, by simply adjust the characteristics of each channel model, e.g. mean excess delay and center frequency, we can estimate the transmission performance of the proposed transceiver system through different communication situations. The main contributions of this thesis are: ��� A novel mixed radix 128-point FFT algorithm by using multipath pipelined architecture is proposed. The complex multipliers for each processing stage are designed by using modified shift-add architectures. The system wordlength and twiddle word-length are compared and selected based on Signal to Quantization Noise Ratio (SQNR) and power analysis. ��� IFFT processor performance is analyzed under different Block Floating Point (BFP) arithmetic situations for overflow control, so as to find out the perfect architecture of IFFT algorithm based on the proposed FFT processor. ��� An innovative low complex timing synchronization and compensation scheme, which consists of Packet Detector (PD) and Timing Offset Estimation (TOE) functions, for MB-OFDM UWB receiver system is employed. By simplifying the cross-correlation and maximum likelihood functions to signbit only, the computational complexity is significantly reduced. ��� A 64 state soft-decision Viterbi Decoder system by using high speed radix-4 Add-Compare-Select architecture is proposed. Two-pointer Even algorithm is also introduced into the Trace Back unit in the aim of hardware-efficiency. ��� Several state-of-the-art technologies are integrated into the complete baseband transceiver system, in the aim of implementing a highly-optimized UWB communication system. ��� An improved design flow is proposed for complex system implementation which can be used for general Field-Programmable Gate Array (FPGA) designs. The design method not only dramatically reduces the time for functional verification, but also provides automatic analysis such as errors and output delays for the implemented hardware systems. ��� A virtual communication environment is established for validating the proposed MB-OFDM transceiver system. This methodology is proved to be easy for usage and convenient for analyzing the digital baseband system without analog frontend under different communication environments. This PhD thesis is organized in six chapters. In the chapter 1 a brief introduction to the UWB field, as well as the related work, is done, along with the motivation of MBOFDM system development. In the chapter 2, the general information and requirement of MB-OFDM UWB wireless communication protocol is presented. In the chapter 3, the architecture of the MB-OFDM digital baseband transceiver system is presented. The design of the proposed algorithm and architecture for each processing element is detailed in this chapter. Design challenges of such system involve trade-off discussions among design complexity, power consumption, hardware cost, system performance, and some other aspects. All these factors are analyzed and discussed. In the chapter 4, the hardware/software co-design methodology is proposed. Each step of this design flow will be detailed by taking some examples that we met during system development. Then, taking advantages of this design strategy, the Virtual Communication procedure is carried out so as to test and analyze the proposed transceiver architecture. Experimental results from the co-simulation and synthesis report of the implemented FPGA system are given in the chapter 5. The chapter 6 includes conclusions and future work, as well as the results derived from this PhD work.

Sophisticated security verification on routing repaired balanced cell-based dual-rail logic against side channel analysis

Conventional dual-rail precharge logic suffers from difficult implementations of dual-rail structure for obtaining strict compensation between the counterpart rails. As a light-weight and high-speed dual-rail style, balanced cell-based dual-rail logic (BCDL) uses synchronised compound gates with global precharge signal to provide high resistance against differential power or electromagnetic analyses. BCDL can be realised from generic field programmable gate array (FPGA) design flows with constraints. However, routings still exist as concerns because of the deficient flexibility on routing control, which unfavourably results in bias between complementary nets in security-sensitive parts. In this article, based on a routing repair technique, novel verifications towards routing effect are presented. An 8 bit simplified advanced encryption processing (AES)-co-processor is executed that is constructed on block random access memory (RAM)-based BCDL in Xilinx Virtex-5 FPGAs. Since imbalanced routing are major defects in BCDL, the authors can rule out other influences and fairly quantify the security variants. A series of asymptotic correlation electromagnetic (EM) analyses are launched towards a group of circuits with consecutive routing schemes to be able to verify routing impact on side channel analyses. After repairing the non-identical routings, Mutual information analyses are executed to further validate the concrete security increase obtained from identical routing pairs in BCDL.

Modelizaci��n e integraci��n de sistemas de adquisici��n de datos inteligentes en sistemas de instrumentaci��n para dispositivos de fusi��n

La obtenci��n de energ��a a partir de la fusi��n nuclear por confinamiento magn��tico del plasma, es uno de los principales objetivos dentro de la comunidad cient��fica dedicada a la energ��a nuclear. Desde la construcci��n del primer dispositivo de fusi��n, hasta la actualidad, se han llevado a cabo multitud de experimentos, que hoy en d��a, gran parte de ellos dan soporte al proyecto International Thermonuclear Experimental Reactor (ITER). El principal problema al que se enfrenta ITER, se basa en la monitorizaci��n y el control del plasma. Gracias a las nuevas tecnolog��as, los sistemas de instrumentaci��n y control permiten acercarse m��s a la soluci��n del problema, pero a su vez, es m��s complicado estandarizar los sistemas de adquisici��n de datos que se usan, no solo en ITER, sino en otros proyectos de igual complejidad. Desarrollar nuevas implementaciones hardware y software bajo los requisitos de los diagn��sticos definidos por los cient��ficos, supone una gran inversi��n de tiempo, retrasando la ejecuci��n de nuevos experimentos. Por ello, la soluci��n que plantea esta tesis, consiste en la definici��n de una metodolog��a de dise��o que permite implementar sistemas de adquisici��n de datos inteligentes y su f��cil integraci��n en entornos de fusi��n para la implementaci��n de diagn��sticos. Esta metodolog��a requiere del uso de los dispositivos Reconfigurable Input/Output (RIO) y Flexible RIO (FlexRIO), que son sistemas embebidos basados en tecnolog��a Field-Programmable Gate Array (FPGA). Para completar la metodolog��a de dise��o, estos dispositivos van a ser soportados por un software basado en EPICS Device Support utilizando la tecnolog��a EPICS software asynDriver. Esta metodolog��a se ha evaluado implementando prototipos para los controladores r��pidos de planta de ITER, tanto para casos pr��cticos de ��mbito general como adquisici��n de datos e im��genes, como para casos concretos como el diagn��stico del fission chamber, implementando pre-procesado en tiempo real. Adem��s de casos pr��cticos, esta metodolog��a se ha utilizado para implementar casos reales, como el Ion Source Hydrogen Positive (ISHP), desarrollada por el European Spallation Source (ESS Bilbao) y la Universidad del Pa��s Vasco. Finalmente, atendiendo a las necesidades que los experimentos en los entornos de fusi��n requieren, se ha dise��ado un mecanismo mediante el cual los sistemas de adquisici��n de datos, que pueden ser implementados mediante la metodolog��a de dise��o propuesta, pueden integrar un reloj hardware capaz de sincronizarse con el protocolo IEEE1588-V2, permitiendo a estos, obtener los TimeStamps de las muestras adquiridas con una exactitud y precisi��n de decenas de nanosegundos y realizar streaming de datos con TimeStamps. ABSTRACT Fusion energy reaching by means of nuclear fusion plasma confinement is one of the main goals inside nuclear energy scientific community. Since the first fusion device was built, many experiments have been carried out and now, most of them give support to the International Thermonuclear Experimental Reactor (ITER) project. The main difficulty that ITER has to overcome is the plasma monitoring and control. Due to new technologies, the instrumentation and control systems allow an approaching to the solution, but in turn, the standardization of the used data acquisition systems, not only in ITER but also in other similar projects, is more complex. To develop new hardware and software implementations under scientific diagnostics requirements, entail time costs, delaying new experiments execution. Thus, this thesis presents a solution that consists in a design methodology definition, that permits the implementation of intelligent data acquisition systems and their easy integration into fusion environments for diagnostic purposes. This methodology requires the use of Reconfigurable Input/Output (RIO) and Flexible RIO (FlexRIO) devices, based on Field-Programmable Gate Array (FPGA) embedded technology. In order to complete the design methodology, these devices are going to be supported by an EPICS Device Support software, using asynDriver technology. This methodology has been evaluated implementing ITER PXIe fast controllers prototypes, as well as data and image acquisition, so as for concrete solutions like the fission chamber diagnostic use case, using real time preprocessing. Besides of these prototypes solutions, this methodology has been applied for the implementation of real experiments like the Ion Source Hydrogen Positive (ISHP), developed by the European Spallation Source and the Basque country University. Finally, a hardware mechanism has been designed to integrate a hardware clock into RIO/FlexRIO devices, to get synchronization with the IEEE1588-V2 precision time protocol. This implementation permits to data acquisition systems implemented under the defined methodology, to timestamp all data acquired with nanoseconds accuracy, permitting high throughput timestamped data streaming.

Dise��o de algoritmos de guerra electr��nica y radar para su implementaci��n en sistemas de tiempo real

Esta tesis se centra en el estudio y desarrollo de algoritmos de guerra electr��nica {electronic warfare, EW) y radar para su implementaci��n en sistemas de tiempo real. La llegada de los sistemas de radio, radar y navegaci��n al terreno militar llev�� al desarrollo de tecnolog��as para combatirlos. As��, el objetivo de los sistemas de guerra electr��nica es el control del espectro electomagn��tico. Una de la funciones de la guerra electr��nica es la inteligencia de se��ales {signals intelligence, SIGINT), cuya labor es detectar, almacenar, analizar, clasificar y localizar la procedencia de todo tipo de se��ales presentes en el espectro. El subsistema de inteligencia de se��ales dedicado a las se��ales radar es la inteligencia electr��nica {electronic intelligence, ELINT). Un sistema de tiempo real es aquel cuyo factor de m��rito depende tanto del resultado proporcionado como del tiempo en que se da dicho resultado. Los sistemas radar y de guerra electr��nica tienen que proporcionar informaci��n lo m��s r��pido posible y de forma continua, por lo que pueden encuadrarse dentro de los sistemas de tiempo real. La introducci��n de restricciones de tiempo real implica un proceso de realimentaci��n entre el dise��o del algoritmo y su implementaci��n en plataformas ���hardware���. Las restricciones de tiempo real son dos: latencia y ��rea de la implementaci��n. En esta tesis, todos los algoritmos presentados se han implementado en plataformas del tipo field programmable gate array (FPGA), ya que presentan un buen compromiso entre velocidad, coste total, consumo y reconfigurabilidad. La primera parte de la tesis est�� centrada en el estudio de diferentes subsistemas de un equipo ELINT: detecci��n de se��ales mediante un detector canalizado, extracci��n de los par��metros de pulsos radar, clasificaci��n de modulaciones y localization pasiva. La transformada discreta de Fourier {discrete Fourier transform, DFT) es un detector y estimador de frecuencia quasi-��ptimo para se��ales de banda estrecha en presencia de ruido blanco. El desarrollo de algoritmos eficientes para el c��lculo de la DFT, conocidos como fast Fourier transform (FFT), han situado a la FFT como el algoritmo m��s utilizado para la detecci��n de se��ales de banda estrecha con requisitos de tiempo real. As��, se ha dise��ado e implementado un algoritmo de detecci��n y an��lisis espectral para su implementaci��n en tiempo real. Los par��metros m��s caracter��sticos de un pulso radar son su tiempo de llegada y anchura de pulso. Se ha dise��ado e implementado un algoritmo capaz de extraer dichos par��metros. Este algoritmo se puede utilizar con varios prop��sitos: realizar un reconocimiento gen��rico del radar que transmite dicha se��al, localizar la posici��n de dicho radar o bien puede utilizarse como la parte de preprocesado de un clasificador autom��tico de modulaciones. La clasificaci��n autom��tica de modulaciones es extremadamente complicada en entornos no cooperativos. Un clasificador autom��tico de modulaciones se divide en dos partes: preprocesado y el algoritmo de clasificaci��n. Los algoritmos de clasificaci��n basados en par��metros representativos calculan diferentes estad��sticos de la se��al de entrada y la clasifican procesando dichos estad��sticos. Los algoritmos de localization pueden dividirse en dos tipos: triangulaci��n y sistemas cuadr��ticos. En los algoritmos basados en triangulaci��n, la posici��n se estima mediante la intersecci��n de las rectas proporcionadas por la direcci��n de llegada de la se��al. En cambio, en los sistemas cuadr��ticos, la posici��n se estima mediante la intersecci��n de superficies con igual diferencia en el tiempo de llegada (time difference of arrival, TDOA) o diferencia en la frecuencia de llegada (frequency difference of arrival, FDOA). Aunque s��lo se ha implementado la estimaci��n del TDOA y FDOA mediante la diferencia de tiempos de llegada y diferencia de frecuencias, se presentan estudios exhaustivos sobre los diferentes algoritmos para la estimaci��n del TDOA, FDOA y localizaci��n pasiva mediante TDOA-FDOA. La segunda parte de la tesis est�� dedicada al dise��o e implementaci��n filtros discretos de respuesta finita (finite impulse response, FIR) para dos aplicaciones radar: phased array de banda ancha mediante filtros retardadores (true-time delay, TTD) y la mejora del alcance de un radar sin modificar el ���hardware��� existente para que la soluci��n sea de bajo coste. La operaci��n de un phased array de banda ancha mediante desfasadores no es factible ya que el retardo temporal no puede aproximarse mediante un desfase. La soluci��n adoptada e implementada consiste en sustituir los desfasadores por filtros digitales con retardo programable. El m��ximo alcance de un radar depende de la relaci��n se��al a ruido promedio en el receptor. La relaci��n se��al a ruido depende a su vez de la energ��a de se��al transmitida, potencia multiplicado por la anchura de pulso. Cualquier cambio hardware que se realice conlleva un alto coste. La soluci��n que se propone es utilizar una t��cnica de compresi��n de pulsos, consistente en introducir una modulaci��n interna a la se��al, desacoplando alcance y resoluci��n. ABSTRACT This thesis is focused on the study and development of electronic warfare (EW) and radar algorithms for real-time implementation. The arrival of radar, radio and navigation systems to the military sphere led to the development of technologies to fight them. Therefore, the objective of EW systems is the control of the electromagnetic spectrum. Signals Intelligence (SIGINT) is one of the EW functions, whose mission is to detect, collect, analyze, classify and locate all kind of electromagnetic emissions. Electronic intelligence (ELINT) is the SIGINT subsystem that is devoted to radar signals. A real-time system is the one whose correctness depends not only on the provided result but also on the time in which this result is obtained. Radar and EW systems must provide information as fast as possible on a continuous basis and they can be defined as real-time systems. The introduction of real-time constraints implies a feedback process between the design of the algorithms and their hardware implementation. Moreover, a real-time constraint consists of two parameters: Latency and area of the implementation. All the algorithms in this thesis have been implemented on field programmable gate array (FPGAs) platforms, presenting a trade-off among performance, cost, power consumption and reconfigurability. The first part of the thesis is related to the study of different key subsystems of an ELINT equipment: Signal detection with channelized receivers, pulse parameter extraction, modulation classification for radar signals and passive location algorithms. The discrete Fourier transform (DFT) is a nearly optimal detector and frequency estimator for narrow-band signals buried in white noise. The introduction of fast algorithms to calculate the DFT, known as FFT, reduces the complexity and the processing time of the DFT computation. These properties have placed the FFT as one the most conventional methods for narrow-band signal detection for real-time applications. An algorithm for real-time spectral analysis for user-defined bandwidth, instantaneous dynamic range and resolution is presented. The most characteristic parameters of a pulsed signal are its time of arrival (TOA) and the pulse width (PW). The estimation of these basic parameters is a fundamental task in an ELINT equipment. A basic pulse parameter extractor (PPE) that is able to estimate all these parameters is designed and implemented. The PPE may be useful to perform a generic radar recognition process, perform an emitter location technique and can be used as the preprocessing part of an automatic modulation classifier (AMC). Modulation classification is a difficult task in a non-cooperative environment. An AMC consists of two parts: Signal preprocessing and the classification algorithm itself. Featurebased algorithms obtain different characteristics or features of the input signals. Once these features are extracted, the classification is carried out by processing these features. A feature based-AMC for pulsed radar signals with real-time requirements is studied, designed and implemented. Emitter passive location techniques can be divided into two classes: Triangulation systems, in which the emitter location is estimated with the intersection of the different lines of bearing created from the estimated directions of arrival, and quadratic position-fixing systems, in which the position is estimated through the intersection of iso-time difference of arrival (TDOA) or iso-frequency difference of arrival (FDOA) quadratic surfaces. Although TDOA and FDOA are only implemented with time of arrival and frequency differences, different algorithms for TDOA, FDOA and position estimation are studied and analyzed. The second part is dedicated to FIR filter design and implementation for two different radar applications: Wideband phased arrays with true-time delay (TTD) filters and the range improvement of an operative radar with no hardware changes to minimize costs. Wideband operation of phased arrays is unfeasible because time delays cannot be approximated by phase shifts. The presented solution is based on the substitution of the phase shifters by FIR discrete delay filters. The maximum range of a radar depends on the averaged signal to noise ratio (SNR) at the receiver. Among other factors, the SNR depends on the transmitted signal energy that is power times pulse width. Any possible hardware change implies high costs. The proposed solution lies in the use of a signal processing technique known as pulse compression, which consists of introducing an internal modulation within the pulse width, decoupling range and resolution.

Detectores monol��ticos y sensores compatibles con altos campos magn��ticos para tomograf��a por emisi��n de positrones

Esta tesis recoje un trabajo experimental centrado en profundizar sobre el conocimiento de los bloques detectores monol��ticos como alternativa a los detectores segmentados para tomograf��a por emisi��n de positrones (Positron Emission Tomography, PET). El trabajo llevado a cabo incluye el desarrollo, la caracterizaci��n, la puesta a punto y la evaluaci��n de prototipos demostradores PET utilizando bloques monol��ticos de ortosilicato de lutecio ytrio dopado con cerio (Cerium-Doped Lutetium Yttrium Orthosilicate, LYSO:Ce) usando sensores compatibles con altos campos magn��ticos, tanto fotodiodos de avalancha (Avalanche Photodiodes, APDs) como fotomultiplicadores de silicio (Silicon Photomultipliers, SiPMs). Los prototipos implementados con APDs se construyeron para estudiar la viabilidad de un prototipo PET de alta sensibilidad previamente simulado, denominado BrainPET. En esta memoria se describe y caracteriza la electr��nica frontal integrada utilizada en estos prototipos junto con la electr��nica de lectura desarrollada espec��ficamente para los mismos. Se muestran los montajes experimentales para la obtenci��n de las im��genes tomogr��ficas PET y para el entrenamiento de los algoritmos de red neuronal utilizados para la estimaci��n de las posiciones de incidencia de los fotones �� sobre la superficie de los bloques monol��ticos. Con el prototipo BrainPET se obtuvieron resultados satisfactorios de resoluci��n energ��tica (13 % FWHM), precisi��n espacial de los bloques monol��ticos (~ 2 mm FWHM) y resoluci��n espacial de la imagen PET de 1,5 - 1,7 mm FWHM. Adem��s se demostr�� una capacidad resolutiva en la imagen PET de ~ 2 mm al adquirir simult��neamente im��genes de fuentes radiactivas separadas a distancias conocidas. Sin embargo, con este prototipo se detectaron tambi��n dos limitaciones importantes. En primer lugar, se constat�� una falta de flexibilidad a la hora de trabajar con un circuito integrado de aplicaci��n espec��fica (Application Specific Integrated Circuit, ASIC) cuyo dise��o electr��nico no era propio sino comercial, unido al elevado coste que requieren las modificaciones del dise��o de un ASIC con tales caracter��sticas. Por otra parte, la caracterizaci��n final de la electr��nica integrada del BrainPET mostr�� una resoluci��n temporal con amplio margen de mejora (~ 13 ns FWHM). Tomando en cuenta estas limitaciones obtenidas con los prototipos BrainPET, junto con la evoluci��n tecnol��gica hacia matrices de SiPM, el conocimiento adquirido con los bloques monol��ticos se traslad�� a la nueva tecnolog��a de sensores disponible, los SiPMs. A su vez se inici�� una nueva estrategia para la electr��nica frontal, con el ASIC FlexToT, un ASIC de dise��o propio basado en un esquema de medida del tiempo sobre umbral (Time over Threshold, ToT), en donde la duraci��n del pulso de salida es proporcional a la energ��a depositada. Una de las caracter��sticas m��s interesantes de este esquema es la posibilidad de manejar directamente se��ales de pulsos digitales, en lugar de procesar la amplitud de las se��ales anal��gicas. Con esta arquitectura electr��nica se sustituyen los conversores anal��gicos digitales (Analog to Digital Converter, ADCs) por conversores de tiempo digitales (Time to Digital Converter, TDCs), pudiendo implementar ��stos de forma sencilla en matrices de puertas programmable ���in situ��� (Field Programmable Gate Array, FPGA), reduciendo con ello el consumo y la complejidad del dise��o. Se construy�� un nuevo prototipo demostrador FlexToT para validar dicho ASIC para bloques monol��ticos o segmentados. Se ha llevado a cabo el dise��o y caracterizaci��n de la electr��nica frontal necesaria para la lectura del ASIC FlexToT, evaluando su linealidad y rango din��mico, el comportamiento frente a ruido as�� como la no linealidad diferencial obtenida con los TDCs implementados en la FPGA. Adem��s, la electr��nica presentada en este trabajo es capaz de trabajar con altas tasas de actividad y de discriminar diferentes centelleadores para aplicaciones phoswich. El ASIC FlexToT proporciona una excelente resoluci��n temporal en coincidencia para los eventos correspondientes con el fotopico de 511 keV (128 ps FWHM), solventando las limitaciones de resoluci��n temporal del prototipo BrainPET. Por otra parte, la resoluci��n energ��tica con bloques monol��ticos leidos por ASICs FlexToT proporciona una resoluci��n energ��tica de 15,4 % FWHM a 511 keV. Finalmente, se obtuvieron buenos resultados en la calidad de la imagen PET y en la capacidad resolutiva del demostrador FlexToT, proporcionando resoluciones espaciales en el centro del FoV en torno a 1,4 mm FWHM. ABSTRACT This thesis is focused on the development of experimental activities used to deepen the knowledge of monolithic detector blocks as an alternative to segmented detectors for Positron Emission Tomography (PET). It includes the development, characterization, setting up, running and evaluation of PET demonstrator prototypes with monolithic detector blocks of Cerium-doped Lutetium Yttrium Orthosilicate (LYSO:Ce) using magnetically compatible sensors such as Avalanche Photodiodes (APDs) and Silicon Photomultipliers (SiPMs). The prototypes implemented with APDs were constructed to validate the viability of a high-sensitivity PET prototype that had previously been simulated, denominated BrainPET. This work describes and characterizes the integrated front-end electronics used in these prototypes, as well as the electronic readout system developed especially for them. It shows the experimental set-ups to obtain the tomographic PET images and to train neural networks algorithms used for position estimation of photons impinging on the surface of monolithic blocks. Using the BrainPET prototype, satisfactory energy resolution (13 % FWHM), spatial precision of monolithic blocks (~ 2 mm FWHM) and spatial resolution of the PET image (1.5 ��� 1.7 mm FWHM) in the center of the Field of View (FoV) were obtained. Moreover, we proved the imaging capabilities of this demonstrator with extended sources, considering the acquisition of two simultaneous sources of 1 mm diameter placed at known distances. However, some important limitations were also detected with the BrainPET prototype. In the first place, it was confirmed that there was a lack of flexibility working with an Application Specific Integrated Circuit (ASIC) whose electronic design was not own but commercial, along with the high cost required to modify an ASIC design with such features. Furthermore, the final characterization of the BrainPET ASIC showed a timing resolution with room for improvement (~ 13 ns FWHM). Taking into consideration the limitations obtained with the BrainPET prototype, along with the technological evolution in magnetically compatible devices, the knowledge acquired with the monolithic blocks were transferred to the new technology available, the SiPMs. Moreover, we opted for a new strategy in the front-end electronics, the FlexToT ASIC, an own design ASIC based on a Time over Threshold (ToT) scheme. One of the most interesting features underlying a ToT architecture is the encoding of the analog input signal amplitude information into the duration of the output signals, delivering directly digital pulses. The electronic architecture helps substitute the Analog to Digital Converters (ADCs) for Time to Digital Converters (TDCs), and they are easily implemented in Field Programmable Gate Arrays (FPGA), reducing the consumption and the complexity of the design. A new prototype demonstrator based on SiPMs was implemented to validate the FlexToT ASIC for monolithic or segmented blocks. The design and characterization of the necessary front-end electronic to read-out the signals from the ASIC was carried out by evaluating its linearity and dynamic range, its performance with an external noise signal, as well as the differential nonlinearity obtained with the TDCs implemented in the FPGA. Furthermore, the electronic presented in this work is capable of working at high count rates and discriminates different phoswich scintillators. The FlexToT ASIC provides an excellent coincidence time resolution for events that correspond to 511 keV photopeak (128 ps FWHM), resolving the limitations of the poor timing resolution of the BrainPET prototype. Furthermore, the energy resolution with monolithic blocks read by FlexToT ASICs provides an energy resolution of 15.4 % FWHM at 511 keV. Finally, good results were obtained in the quality of the PET image and the resolving power of the FlexToT demonstrator, providing spatial resolutions in the centre of the FoV at about 1.4 mm FWHM.

Implementing fully homomorphic encryption schemes in FPGA-based systems

LLas nuevas tecnolog��as orientadas a la nube, el internet de las cosas o las tendencias "as a service" se basan en el almacenamiento y procesamiento de datos en servidores remotos. Para garantizar la seguridad en la comunicaci��n de dichos datos al servidor remoto, y en el manejo de los mismos en dicho servidor, se hace uso de diferentes esquemas criptogr��ficos. Tradicionalmente, dichos sistemas criptogr��ficos se centran en encriptar los datos mientras no sea necesario procesarlos (es decir, durante la comunicaci��n y almacenamiento de los mismos). Sin embargo, una vez es necesario procesar dichos datos encriptados (en el servidor remoto), es necesario desencriptarlos, momento en el cual un intruso en dicho servidor podr��a a acceder a datos sensibles de usuarios del mismo. Es m��s, este enfoque tradicional necesita que el servidor sea capaz de desencriptar dichos datos, teniendo que confiar en la integridad de dicho servidor de no comprometer los datos. Como posible soluci��n a estos problemas, surgen los esquemas de encriptaci��n homom��rficos completos. Un esquema homom��rfico completo no requiere desencriptar los datos para operar con ellos, sino que es capaz de realizar las operaciones sobre los datos encriptados, manteniendo un homomorfismo entre el mensaje cifrado y el mensaje plano. De esta manera, cualquier intruso en el sistema no podr��a robar m��s que textos cifrados, siendo imposible un robo de los datos sensibles sin un robo de las claves de cifrado. Sin embargo, los esquemas de encriptaci��n homom��rfica son, actualmente, dr��s-ticamente lentos comparados con otros esquemas de encriptaci��n cl��sicos. Una op��eraci��n en el anillo del texto plano puede conllevar numerosas operaciones en el anillo del texto encriptado. Por esta raz��n, est��n surgiendo distintos planteamientos sobre como acelerar estos esquemas para un uso pr��ctico. Una de las propuestas para acelerar los esquemas homom��rficos consiste en el uso de High-Performance Computing (HPC) usando FPGAs (Field Programmable Gate Arrays). Una FPGA es un dispositivo semiconductor que contiene bloques de l��gica cuya interconexi��n y funcionalidad puede ser reprogramada. Al compilar para FPGAs, se genera un circuito hardware espec��fico para el algorithmo proporcionado, en lugar de hacer uso de instrucciones en una m��quina universal, lo que supone una gran ventaja con respecto a CPUs. Las FPGAs tienen, por tanto, claras difrencias con respecto a CPUs: -Arquitectura en pipeline: permite la obtenci��n de outputs sucesivos en tiempo constante -Posibilidad de tener multiples pipes para computaci��n concurrente/paralela. As��, en este proyecto: -Se realizan diferentes implementaciones de esquemas homom��rficos en sistemas basados en FPGAs. -Se analizan y estudian las ventajas y desventajas de los esquemas criptogr��ficos en sistemas basados en FPGAs, comparando con proyectos relacionados. -Se comparan las implementaciones con trabajos relacionados New cloud-based technologies, the internet of things or "as a service" trends are based in data storage and processing in a remote server. In order to guarantee a secure communication and handling of data, cryptographic schemes are used. Tradi��tionally, these cryptographic schemes focus on guaranteeing the security of data while storing and transferring it, not while operating with it. Therefore, once the server has to operate with that encrypted data, it first decrypts it, exposing unencrypted data to intruders in the server. Moreover, the whole traditional scheme is based on the assumption the server is reliable, giving it enough credentials to decipher data to process it. As a possible solution for this issues, fully homomorphic encryption(FHE) schemes is introduced. A fully homomorphic scheme does not require data decryption to operate, but rather operates over the cyphertext ring, keeping an homomorphism between the cyphertext ring and the plaintext ring. As a result, an outsider could only obtain encrypted data, making it impossible to retrieve the actual sensitive data without its associated cypher keys. However, using homomorphic encryption(HE) schemes impacts performance dras-tically, slowing it down. One operation in the plaintext space can lead to several operations in the cyphertext space. Because of this, different approaches address the problem of speeding up these schemes in order to become practical. One of these approaches consists in the use of High-Performance Computing (HPC) using FPGAs (Field Programmable Gate Array). An FPGA is an integrated circuit designed to be configured by a customer or a designer after manufacturing - hence "field-programmable". Compiling into FPGA means generating a circuit (hardware) specific for that algorithm, instead of having an universal machine and generating a set of machine instructions. FPGAs have, thus, clear differences compared to CPUs: - Pipeline architecture, which allows obtaining successive outputs in constant time. -Possibility of having multiple pipes for concurrent/parallel computation. Thereby, In this project: -We present different implementations of FHE schemes in FPGA-based systems. -We analyse and study advantages and drawbacks of the implemented FHE schemes, compared to related work.

Brain-Computer Interfaces: Desarrollo de un sistema de identificaci��n de estados mentales alfa

En el mundo actual las aplicaciones basadas en sistemas biom��tricos, es decir, aquellas que miden las se��ales el��ctricas de nuestro organismo, est��n creciendo a un gran ritmo. Todos estos sistemas incorporan sensores biom��dicos, que ayudan a los usuarios a controlar mejor diferentes aspectos de la rutina diaria, como podr��a ser llevar un seguimiento detallado de una rutina deportiva, o de la calidad de los alimentos que ingerimos. Entre estos sistemas biom��tricos, los que se basan en la interpretaci��n de las se��ales cerebrales, mediante ensayos de electroencefalograf��a o EEG est��n cogiendo cada vez m��s fuerza para el futuro, aunque est��n todav��a en una situaci��n bastante incipiente, debido a la elevada complejidad del cerebro humano, muy desconocido para los cient��ficos hasta el siglo XXI. Por estas razones, los dispositivos que utilizan la interfaz cerebro-m��quina, tambi��n conocida como BCI (Brain Computer Interface), est��n cogiendo cada vez m��s popularidad. El funcionamiento de un sistema BCI consiste en la captaci��n de las ondas cerebrales de un sujeto para despu��s procesarlas e intentar obtener una representaci��n de una acci��n o de un pensamiento del individuo. Estos pensamientos, correctamente interpretados, son posteriormente usados para llevar a cabo una acci��n. Ejemplos de aplicaci��n de sistemas BCI podr��an ser mover el motor de una silla de ruedas el��ctrica cuando el sujeto realice, por ejemplo, la acci��n de cerrar un pu��o, o abrir la cerradura de tu propia casa usando un patr��n cerebral propio. Los sistemas de procesamiento de datos est��n evolucionando muy r��pido con el paso del tiempo. Los principales motivos son la alta velocidad de procesamiento y el bajo consumo energ��tico de las FPGAs (Field Programmable Gate Array). Adem��s, las FPGAs cuentan con una arquitectura reconfigurable, lo que las hace m��s vers��tiles y potentes que otras unidades de procesamiento como las CPUs o las GPUs.En el CEI (Centro de Electr��nica Industrial), donde se lleva a cabo este TFG, se dispone de experiencia en el dise��o de sistemas reconfigurables en FPGAs. Este TFG es el segundo de una l��nea de proyectos en la cual se busca obtener un sistema capaz de procesar correctamente se��ales cerebrales, para llegar a un patr��n com��n que nos permita actuar en consecuencia. M��s concretamente, se busca detectar cuando una persona est�� qued��ndose dormida a trav��s de la captaci��n de unas ondas cerebrales, conocidas como ondas alfa, cuya frecuencia est�� acotada entre los 8 y los 13 Hz. Estas ondas, que aparecen cuando cerramos los ojos y dejamos la mente en blanco, representan un estado de relajaci��n mental. Por tanto, este proyecto comienza como inicio de un sistema global de BCI, el cual servir�� como primera toma de contacto con el procesamiento de las ondas cerebrales, para el posterior uso de hardware reconfigurable sobre el cual se implementar��n los algoritmos evolutivos. Por ello se vuelve necesario desarrollar un sistema de procesamiento de datos en una FPGA. Estos datos se procesan siguiendo la metodolog��a de procesamiento digital de se��ales, y en este caso se realiza un an��lisis de la frecuencia utilizando la transformada r��pida de Fourier, o FFT. Una vez desarrollado el sistema de procesamiento de los datos, se integra con otro sistema que se encarga de captar los datos recogidos por un ADC (Analog to Digital Converter), conocido como ADS1299. Este ADC est�� especialmente dise��ado para captar potenciales del cerebro humano. De esta forma, el sistema final capta los datos mediante el ADS1299, y los env��a a la FPGA que se encarga de procesarlos. La interpretaci��n es realizada por los usuarios que analizan posteriormente los datos procesados. Para el desarrollo del sistema de procesamiento de los datos, se dispone primariamente de dos plataformas de estudio, a partir de las cuales se captar��n los datos para despu��s realizar el procesamiento: 1. La primera consiste en una herramienta comercial desarrollada y distribuida por OpenBCI, proyecto que se dedica a la venta de hardware para la realizaci��n de EEG, as�� como otros ensayos. Esta herramienta est�� formada por un microprocesador, un m��dulo de memoria SD para el almacenamiento de datos, y un m��dulo de comunicaci��n inal��mbrica que transmite los datos por Bluetooth. Adem��s cuenta con el mencionado ADC ADS1299. Esta plataforma ofrece una interfaz gr��fica que sirve para realizar la investigaci��n previa al dise��o del sistema de procesamiento, al permitir tener una primera toma de contacto con el sistema. 2. La segunda plataforma consiste en un kit de evaluaci��n para el ADS1299, desde la cual se pueden acceder a los diferentes puertos de control a trav��s de los pines de comunicaci��n del ADC. Esta plataforma se conectar�� con la FPGA en el sistema integrado. Para entender c��mo funcionan las ondas m��s simples del cerebro, as�� como saber cu��les son los requisitos m��nimos en el an��lisis de ondas EEG se realizaron diferentes consultas con el Dr Ceferino Maestu, neurofisi��logo del Centro de Tecnolog��a Biom��dica (CTB) de la UPM. ��l se encarg�� de introducirnos en los distintos procedimientos en el an��lisis de ondas en electroencefalogramas, as�� como la forma en que se deben de colocar los electrodos en el cr��neo. Para terminar con la investigaci��n previa, se realiza en MATLAB un primer modelo de procesamiento de los datos. Una caracter��stica muy importante de las ondas cerebrales es la aleatoriedad de las mismas, de forma que el an��lisis en el dominio del tiempo se vuelve muy complejo. Por ello, el paso m��s importante en el procesamiento de los datos es el paso del dominio temporal al dominio de la frecuencia, mediante la aplicaci��n de la transformada r��pida de Fourier o FFT (Fast Fourier Transform), donde se pueden analizar con mayor precisi��n los datos recogidos. El modelo desarrollado en MATLAB se utiliza para obtener los primeros resultados del sistema de procesamiento, el cual sigue los siguientes pasos. 1. Se captan los datos desde los electrodos y se escriben en una tabla de datos. 2. Se leen los datos de la tabla. 3. Se elige el tama��o temporal de la muestra a procesar. 4. Se aplica una ventana para evitar las discontinuidades al principio y al final del bloque analizado. 5. Se completa la muestra a convertir con con zero-padding en el dominio del tiempo. 6. Se aplica la FFT al bloque analizado con ventana y zero-padding. 7. Los resultados se llevan a una gr��fica para ser analizados. Llegados a este punto, se observa que la captaci��n de ondas alfas resulta muy viable. Aunque es cierto que se presentan ciertos problemas a la hora de interpretar los datos debido a la baja resoluci��n temporal de la plataforma de OpenBCI, este es un problema que se soluciona en el modelo desarrollado, al permitir el kit de evaluaci��n (sistema de captaci��n de datos) actuar sobre la velocidad de captaci��n de los datos, es decir la frecuencia de muestreo, lo que afectar�� directamente a esta precisi��n. Una vez llevado a cabo el primer procesamiento y su posterior an��lisis de los resultados obtenidos, se procede a realizar un modelo en Hardware que siga los mismos pasos que el desarrollado en MATLAB, en la medida que esto sea ��til y viable. Para ello se utiliza el programa XPS (Xilinx Platform Studio) contenido en la herramienta EDK (Embedded Development Kit), que nos permite dise��ar un sistema embebido. Este sistema cuenta con: Un microprocesador de tipo soft-core llamado MicroBlaze, que se encarga de gestionar y controlar todo el sistema; Un bloque FFT que se encarga de realizar la transformada r��pida Fourier; Cuatro bloques de memoria BRAM, donde se almacenan los datos de entrada y salida del bloque FFT y un multiplicador para aplicar la ventana a los datos de entrada al bloque FFT; Un bus PLB, que consiste en un bus de control que se encarga de comunicar el MicroBlaze con los diferentes elementos del sistema. Tras el dise��o Hardware se procede al dise��o Software utilizando la herramienta SDK(Software Development Kit).Tambi��n en esta etapa se integra el sistema de captaci��n de datos, el cual se controla mayoritariamente desde el MicroBlaze. Por tanto, desde este entorno se programa el MicroBlaze para gestionar el Hardware que se ha generado. A trav��s del Software se gestiona la comunicaci��n entre ambos sistemas, el de captaci��n y el de procesamiento de los datos. Tambi��n se realiza la carga de los datos de la ventana a aplicar en la memoria correspondiente. En las primeras etapas de desarrollo del sistema, se comienza con el testeo del bloque FFT, para poder comprobar el funcionamiento del mismo en Hardware. Para este primer ensayo, se carga en la BRAM los datos de entrada al bloque FFT y en otra BRAM los datos de la ventana aplicada. Los datos procesados saldr��n a dos BRAM, una para almacenar los valores reales de la transformada y otra para los imaginarios. Tras comprobar el correcto funcionamiento del bloque FFT, se integra junto al sistema de adquisici��n de datos. Posteriormente se procede a realizar un ensayo de EEG real, para captar ondas alfa. Por otro lado, y para validar el uso de las FPGAs como unidades ideales de procesamiento, se realiza una medici��n del tiempo que tarda el bloque FFT en realizar la transformada. Este tiempo se compara con el tiempo que tarda MATLAB en realizar la misma transformada a los mismos datos. Esto significa que el sistema desarrollado en Hardware realiza la transformada r��pida de Fourier 27 veces m��s r��pido que lo que tarda MATLAB, por lo que se puede ver aqu�� la gran ventaja competitiva del Hardware en lo que a tiempos de ejecuci��n se refiere. En lo que al aspecto did��ctico se refiere, este TFG engloba diferentes campos. En el campo de la electr��nica: ��� Se han mejorado los conocimientos en MATLAB, as�� como diferentes herramientas que ofrece como FDATool (Filter Design Analysis Tool). ��� Se han adquirido conocimientos de t��cnicas de procesado de se��al, y en particular, de an��lisis espectral. ��� Se han mejorado los conocimientos en VHDL, as�� como su uso en el entorno ISE de Xilinx. ��� Se han reforzado los conocimientos en C mediante la programaci��n del MicroBlaze para el control del sistema. ��� Se ha aprendido a crear sistemas embebidos usando el entorno de desarrollo de Xilinx usando la herramienta EDK (Embedded Development Kit). En el campo de la neurolog��a, se ha aprendido a realizar ensayos EEG, as�� como a analizar e interpretar los resultados mostrados en el mismo. En cuanto al impacto social, los sistemas BCI afectan a muchos sectores, donde destaca el volumen de personas con discapacidades f��sicas, para los cuales, este sistema implica una oportunidad de aumentar su autonom��a en el d��a a d��a. Tambi��n otro sector importante es el sector de la investigaci��n m��dica, donde los sistemas BCIs son aplicables en muchas aplicaciones como, por ejemplo, la detecci��n y estudio de enfermedades cognitivas.

An��lisis de las herramientas ORCC y Vivado HLS para la S��ntesis de Modelos de Flujo de Datos RVC-CAL

En este Proyecto Fin de Grado se ha realizado un estudio de c��mo generar, a partir de modelos de flujo de datos en RVC-CAL (Reconfigurable Video Coding ��� CAL Actor Language), modelos VHDL (Versatile Hardware Description Language) mediante Vivado HLS (Vivado High Level Synthesis), incluida en las herramientas disponibles en Vivado de Xilinx. Una vez conseguido el modelo VHDL resultante, la intenci��n es que mediante las herramientas de Xilinx se programe en una FPGA (Field Programmable Gate Array) o el dispositivo Zynq tambi��n desarrollado por Xilinx. RVC-CAL es un lenguaje de flujo de datos que describe la funcionalidad de bloques funcionales, denominados actores. Las funcionalidades que desarrolla un actor se definen como acciones, las cuales pueden ser diferentes en un mismo actor. Los actores pueden comunicarse entre s�� y formar una red de actores o network. Con Vivado HLS podemos obtener un dise��o VHDL a partir de un modelo en lenguaje C. Por lo que la generaci��n de modelos en VHDL a partir de otros en RVC-CAL, requiere una fase previa en la que los modelos en RVC-CAL ser��n compilados para conseguir su equivalente en lenguaje C. El compilador ORCC (Open RVC-CAL Compiler) es la herramienta que nos permite lograr dise��os en lenguaje C partiendo de modelos en RVC-CAL. ORCC no crea directamente el c��digo ejecutable, sino que genera un c��digo fuente disponible para ser compilado por otra herramienta, en el caso de este proyecto, el compilador GCC (Gnu C Compiler) de Linux. En resumen en este proyecto nos encontramos con tres puntos de estudio bien diferenciados, los cuales son: 1. Partimos de modelos de flujo de datos en RVC-CAL, los cuales son compilados por ORCC para alcanzar su traducci��n en lenguaje C. 2. Una vez conseguidos los dise��os equivalentes en lenguaje C, son sintetizados en Vivado HLS para conseguir los modelos en VHDL. 3. Los modelos VHDL resultantes serian manipulados por las herramientas de Xilinx para producir el bitstream que sea programado en una FPGA o en el dispositivo Zynq. En el estudio del segundo punto, nos encontramos con una serie de elementos conflictivos que afectan a la s��ntesis en Vivado HLS de los dise��os en lenguaje C generados por ORCC. Estos elementos est��n relacionados con la manera que se encuentra estructurada la especificaci��n en C generada por ORCC y que Vivado HLS no puede soportar en determinados momentos de la s��ntesis. De esta manera se ha propuesto una transformaci��n ���manual��� de los dise��os generados por ORCC que afecto lo menos posible a los modelos originales para poder realizar la s��ntesis con Vivado HLS y crear el fichero VHDL correcto. De esta forma este documento se estructura siguiendo el modelo de un trabajo de investigaci��n. En primer lugar, se exponen las motivaciones y objetivos que apoyan y se esperan lograr en este trabajo. Seguidamente, se pone de manifiesto un an��lisis del estado del arte de los elementos necesarios para el desarrollo del mismo, proporcionando los conceptos b��sicos para la correcta comprensi��n y estudio del documento. Se realiza una descripci��n de los lenguajes RVC-CAL y VHDL, adem��s de una introducci��n de las herramientas ORCC y Vivado, analizando las bondades y caracter��sticas principales de ambas. Una vez conocido el comportamiento de ambas herramientas, se describen las soluciones desarrolladas en nuestro estudio de la s��ntesis de modelos en RVC-CAL, poni��ndose de manifiesto los puntos conflictivos anteriormente se��alados que Vivado HLS no puede soportar en la s��ntesis de los dise��os en lenguaje C generados por el compilador ORCC. A continuaci��n se presentan las soluciones propuestas a estos errores acontecidos durante la s��ntesis, con las cuales se pretende alcanzar una especificaci��n en C m��s ��ptima para una correcta s��ntesis en Vivado HLS y alcanzar de esta forma los modelos VHDL adecuados. Por ��ltimo, como resultado final de este trabajo se extraen un conjunto de conclusiones sobre todos los an��lisis y desarrollos acontecidos en el mismo. Al mismo tiempo se proponen una serie de l��neas futuras de trabajo con las que se podr��a continuar el estudio y completar la investigaci��n desarrollada en este documento. ABSTRACT. In this Project it has made a study of how to generate, from data flow models in RVC-CAL (Reconfigurable Video Coding - Actor CAL Language), VHDL models (Versatile Hardware Description Language) by Vivado HLS (Vivado High Level Synthesis), included in the tools available in Vivado of Xilinx. Once achieved the resulting VHDL model, the intention is that by the Xilinx tools programmed in FPGA or Zynq device also developed by Xilinx. RVC-CAL is a dataflow language that describes the functionality of functional blocks, called actors. The functionalities developed by an actor are defined as actions, which may be different in the same actor. Actors can communicate with each other and form a network of actors. With Vivado HLS we can get a VHDL design from a model in C. So the generation of models in VHDL from others in RVC-CAL requires a preliminary phase in which the models RVC-CAL will be compiled to get its equivalent in C. The compiler ORCC (Open RVC-CAL Compiler) is the tool that allows us to achieve designs in C language models based on RVC-CAL. ORCC not directly create the executable code but generates an available source code to be compiled by another tool, in the case of this project, the GCC compiler (GNU C Compiler) of Linux. In short, in this project we find three well-defined points of study, which are: 1. We start from data flow models in RVC-CAL, which are compiled by ORCC to achieve its translation in C. 2. Once you realize the equivalent designs in C, they are synthesized in Vivado HLS for VHDL models. 3. The resulting models VHDL would be manipulated by Xilinx tools to produce the bitstream that is programmed into an FPGA or Zynq device. In the study of the second point, we find a number of conflicting elements that affect the synthesis Vivado HLS designs in C generated by ORCC. These elements are related to the way it is structured specification in C generated ORCC and Vivado HLS cannot hold at certain times of the synthesis. Thus it has proposed a "manual" transformation of designs generated by ORCC that affected as little as possible to the original in order to perform the synthesis Vivado HLS and create the correct file VHDL models. Thus this document is structured along the lines of a research. First, the motivations and objectives that support and hope to reach in this work are presented. Then it shows an analysis the state of the art of the elements necessary for its development, providing the basics for a correct understanding and study of the document. A description of the RVC-CAL and VHDL languages is made, in addition an introduction of the ORCC and Vivado tools, analyzing the advantages and main features of both. Once you know the behavior of both tools, the solutions developed in our study of the synthesis of RVC-CAL models, introducing the conflicting points mentioned above are described that Vivado HLS cannot stand in the synthesis of design in C language generated by ORCC compiler. Below the proposed solutions to these errors occurred during synthesis, with which it is intended to achieve optimum C specification for proper synthesis Vivado HLS and thus create the appropriate VHDL models are presented. Finally, as the end result of this work a set of conclusions on all analyzes and developments occurred in the same are removed. At the same time a series of future lines of work which could continue to study and complete the research developed in this document are proposed.

A methodology to analyze, design and implement very fast and robust controls of Buck-type converters

La electr��nica digital moderna presenta un desaf��o a los dise��adores de sistemas de potencia. El creciente alto rendimiento de microprocesadores, FPGAs y ASICs necesitan sistemas de alimentaci��n que cumplan con requirimientos din��micos y est��ticos muy estrictos. Espec��ficamente, estas alimentaciones son convertidores DC-DC de baja tensi��n y alta corriente que necesitan ser dise��ados para tener un peque��o rizado de tensi��n y una peque��a desviaci��n de tensi��n de salida bajo transitorios de carga de una alta pendiente. Adem��s, dependiendo de la aplicaci��n, se necesita cumplir con otros requerimientos tal y como proveer a la carga con ���Escalado din��mico de tensi��n���, donde el convertidor necesitar cambiar su tensi��n de salida tan r��pidamente posible sin sobreoscilaciones, o ���Posicionado Adaptativo de la Tensi��n��� donde la tensi��n de salida se reduce ligeramente cuanto m��s grande sea la potencia de salida. Por supuesto, desde el punto de vista de la industria, las figuras de m��rito de estos convertidores son el coste, la eficiencia y el tama��o/peso. Idealmente, la industria necesita un convertidor que es m��s barato, m��s eficiente, m��s peque��o y que a��n as�� cumpla con los requerimienos din��micos de la aplicaci��n. En este contexto, varios enfoques para mejorar la figuras de m��rito de estos convertidores se han seguido por la industria y la academia tales como mejorar la topolog��a del convertidor, mejorar la tecnolog��a de semiconducores y mejorar el control. En efecto, el control es una parte fundamental en estas aplicaciones ya que un control muy r��pido hace que sea m��s f��cil que una determinada topolog��a cumpla con los estrictos requerimientos din��micos y, consecuentemente, le da al dise��ador un margen de libertar m��s amplio para mejorar el coste, la eficiencia y/o el tama��o del sistema de potencia. En esta tesis, se investiga c��mo dise��ar e implementar controles muy r��pidos para el convertidor tipo Buck. En esta tesis se demuestra que medir la tensi��n de salida es todo lo que se necesita para lograr una respuesta casi ��ptima y se propone una gu��a de dise��o unificada para controles que s��lo miden la tensi��n de salida Luego, para asegurar robustez en controles muy r��pidos, se proponen un modelado y un an��lisis de estabilidad muy precisos de convertidores DC-DC que tienen en cuenta circuiter��a para sensado y elementos par��sitos cr��ticos. Tambi��n, usando este modelado, se propone una algoritmo de optimizaci��n que tiene en cuenta las tolerancias de los componentes y sensados distorsionados. Us ando este algoritmo, se comparan controles muy r��pidos del estado del arte y su capacidad para lograr una r��pida respuesta din��mica se posiciona seg��n el condensador de salida utilizado. Adem��s, se propone una t��cnica para mejorar la respuesta din��mica de los controladores. Todas las propuestas se han corroborado por extensas simulaciones y prototipos experimentales. Con todo, esta tesis sirve como una metodolog��a para ingenieros para dise��ar e implementar controles r��pidos y robustos de convertidores tipo Buck. ABSTRACT Modern digital electronics present a challenge to designers of power systems. The increasingly high-performance of microprocessors, FPGAs (Field Programmable Gate Array) and ASICs (Application-Specific Integrated Circuit) require power supplies to comply with very demanding static and dynamic requirements. Specifically, these power supplies are low-voltage/high-current DC-DC converters that need to be designed to exhibit low voltage ripple and low voltage deviation under high slew-rate load transients. Additionally, depending on the application, other requirements need to be met such as to provide to the load ���Dynamic Voltage Scaling��� (DVS), where the converter needs to change the output voltage as fast as possible without underdamping, or ���Adaptive Voltage Positioning��� (AVP) where the output voltage is slightly reduced the greater the output power. Of course, from the point of view of the industry, the figures of merit of these converters are the cost, efficiency and size/weight. Ideally, the industry needs a converter that is cheaper, more efficient, smaller and that can still meet the dynamic requirements of the application. In this context, several approaches to improve the figures of merit of these power supplies are followed in the industry and academia such as improving the topology of the converter, improving the semiconductor technology and improving the control. Indeed, the control is a fundamental part in these applications as a very fast control makes it easier for the topology to comply with the strict dynamic requirements and, consequently, gives the designer a larger margin of freedom to improve the cost, efficiency and/or size of the power supply. In this thesis, how to design and implement very fast controls for the Buck converter is investigated. This thesis proves that sensing the output voltage is all that is needed to achieve an almost time-optimal response and a unified design guideline for controls that only sense the output voltage is proposed. Then, in order to assure robustness in very fast controls, a very accurate modeling and stability analysis of DC-DC converters is proposed that takes into account sensing networks and critical parasitic elements. Also, using this modeling approach, an optimization algorithm that takes into account tolerances of components and distorted measurements is proposed. With the use of the algorithm, very fast analog controls of the state-of-the-art are compared and their capabilities to achieve a fast dynamic response are positioned de pending on the output capacitor. Additionally, a technique to improve the dynamic response of controllers is also proposed. All the proposals are corroborated by extensive simulations and experimental prototypes. Overall, this thesis serves as a methodology for engineers to design and implement fast and robust controls for Buck-type converters.

Run-Time Scalable Hardware for Reconfigurable Systems

La optimizaci��n de par��metros tales como el consumo de potencia, la cantidad de recursos l��gicos empleados o la ocupaci��n de memoria ha sido siempre una de las preocupaciones principales a la hora de dise��ar sistemas embebidos. Esto es debido a que se trata de sistemas dotados de una cantidad de recursos limitados, y que han sido tradicionalmente empleados para un prop��sito espec��fico, que permanece invariable a lo largo de toda la vida ��til del sistema. Sin embargo, el uso de sistemas embebidos se ha extendido a ��reas de aplicaci��n fuera de su ��mbito tradicional, caracterizadas por una mayor demanda computacional. As��, por ejemplo, algunos de estos sistemas deben llevar a cabo un intenso procesado de se��ales multimedia o la transmisi��n de datos mediante sistemas de comunicaciones de alta capacidad. Por otra parte, las condiciones de operaci��n del sistema pueden variar en tiempo real. Esto sucede, por ejemplo, si su funcionamiento depende de datos medidos por el propio sistema o recibidos a trav��s de la red, de las demandas del usuario en cada momento, o de condiciones internas del propio dispositivo, tales como la duraci��n de la bater��a. Como consecuencia de la existencia de requisitos de operaci��n din��micos es necesario ir hacia una gesti��n din��mica de los recursos del sistema. Si bien el software es inherentemente flexible, no ofrece una potencia computacional tan alta como el hardware. Por lo tanto, el hardware reconfigurable aparece como una soluci��n adecuada para tratar con mayor flexibilidad los requisitos variables din��micamente en sistemas con alta demanda computacional. La flexibilidad y adaptabilidad del hardware requieren de dispositivos reconfigurables que permitan la modificaci��n de su funcionalidad bajo demanda. En esta tesis se han seleccionado las FPGAs (Field Programmable Gate Arrays) como los dispositivos m��s apropiados, hoy en d��a, para implementar sistemas basados en hardware reconfigurable De entre todas las posibilidades existentes para explotar la capacidad de reconfiguraci��n de las FPGAs comerciales, se ha seleccionado la reconfiguraci��n din��mica y parcial. Esta t��cnica consiste en substituir una parte de la l��gica del dispositivo, mientras el resto contin��a en funcionamiento. La capacidad de reconfiguraci��n din��mica y parcial de las FPGAs es empleada en esta tesis para tratar con los requisitos de flexibilidad y de capacidad computacional que demandan los dispositivos embebidos. La propuesta principal de esta tesis doctoral es el uso de arquitecturas de procesamiento escalables espacialmente, que son capaces de adaptar su funcionalidad y rendimiento en tiempo real, estableciendo un compromiso entre dichos par��metros y la cantidad de l��gica que ocupan en el dispositivo. A esto nos referimos con arquitecturas con huellas escalables. En particular, se propone el uso de arquitecturas altamente paralelas, modulares, regulares y con una alta localidad en sus comunicaciones, para este prop��sito. El tama��o de dichas arquitecturas puede ser modificado mediante la adici��n o eliminaci��n de algunos de los m��dulos que las componen, tanto en una dimensi��n como en dos. Esta estrategia permite implementar soluciones escalables, sin tener que contar con una versi��n de las mismas para cada uno de los tama��os posibles de la arquitectura. De esta manera se reduce significativamente el tiempo necesario para modificar su tama��o, as�� como la cantidad de memoria necesaria para almacenar todos los archivos de configuraci��n. En lugar de proponer arquitecturas para aplicaciones espec��ficas, se ha optado por patrones de procesamiento gen��ricos, que pueden ser ajustados para solucionar distintos problemas en el estado del arte. A este respecto, se proponen patrones basados en esquemas sist��licos, as�� como de tipo wavefront. Con el objeto de poder ofrecer una soluci��n integral, se han tratado otros aspectos relacionados con el dise��o y el funcionamiento de las arquitecturas, tales como el control del proceso de reconfiguraci��n de la FPGA, la integraci��n de las arquitecturas en el resto del sistema, as�� como las t��cnicas necesarias para su implementaci��n. Por lo que respecta a la implementaci��n, se han tratado distintos aspectos de bajo nivel dependientes del dispositivo. Algunas de las propuestas realizadas a este respecto en la presente tesis doctoral son un router que es capaz de garantizar el correcto rutado de los m��dulos reconfigurables dentro del ��rea destinada para ellos, as�� como una estrategia para la comunicaci��n entre m��dulos que no introduce ning��n retardo ni necesita emplear recursos configurables del dispositivo. El flujo de dise��o propuesto se ha automatizado mediante una herramienta denominada DREAMS. La herramienta se encarga de la modificaci��n de las netlists correspondientes a cada uno de los m��dulos reconfigurables del sistema, y que han sido generadas previamente mediante herramientas comerciales. Por lo tanto, el flujo propuesto se entiende como una etapa de post-procesamiento, que adapta esas netlists a los requisitos de la reconfiguraci��n din��mica y parcial. Dicha modificaci��n la lleva a cabo la herramienta de una forma completamente autom��tica, por lo que la productividad del proceso de dise��o aumenta de forma evidente. Para facilitar dicho proceso, se ha dotado a la herramienta de una interfaz gr��fica. El flujo de dise��o propuesto, y la herramienta que lo soporta, tienen caracter��sticas espec��ficas para abordar el dise��o de las arquitecturas din��micamente escalables propuestas en esta tesis. Entre ellas est�� el soporte para el realojamiento de m��dulos reconfigurables en posiciones del dispositivo distintas a donde el m��dulo es originalmente implementado, as�� como la generaci��n de estructuras de comunicaci��n compatibles con la simetr��a de la arquitectura. El router has sido empleado tambi��n en esta tesis para obtener un rutado sim��trico entre nets equivalentes. Dicha posibilidad ha sido explotada para aumentar la protecci��n de circuitos con altos requisitos de seguridad, frente a ataques de canal lateral, mediante la implantaci��n de l��gica complementaria con rutado id��ntico. Para controlar el proceso de reconfiguraci��n de la FPGA, se propone en esta tesis un motor de reconfiguraci��n especialmente adaptado a los requisitos de las arquitecturas din��micamente escalables. Adem��s de controlar el puerto de reconfiguraci��n, el motor de reconfiguraci��n ha sido dotado de la capacidad de realojar m��dulos reconfigurables en posiciones arbitrarias del dispositivo, en tiempo real. De esta forma, basta con generar un ��nico bitstream por cada m��dulo reconfigurable del sistema, independientemente de la posici��n donde va a ser finalmente reconfigurado. La estrategia seguida para implementar el proceso de realojamiento de m��dulos es diferente de las propuestas existentes en el estado del arte, pues consiste en la composici��n de los archivos de configuraci��n en tiempo real. De esta forma se consigue aumentar la velocidad del proceso, mientras que se reduce la longitud de los archivos de configuraci��n parciales a almacenar en el sistema. El motor de reconfiguraci��n soporta m��dulos reconfigurables con una altura menor que la altura de una regi��n de reloj del dispositivo. Internamente, el motor se encarga de la combinaci��n de los frames que describen el nuevo m��dulo, con la configuraci��n existente en el dispositivo previamente. El escalado de las arquitecturas de procesamiento propuestas en esta tesis tambi��n se puede beneficiar de este mecanismo. Se ha incorporado tambi��n un acceso directo a una memoria externa donde se pueden almacenar bitstreams parciales. Para acelerar el proceso de reconfiguraci��n se ha hecho funcionar el ICAP por encima de la m��xima frecuencia de reloj aconsejada por el fabricante. As��, en el caso de Virtex-5, aunque la m��xima frecuencia del reloj deber��an ser 100 MHz, se ha conseguido hacer funcionar el puerto de reconfiguraci��n a frecuencias de operaci��n de hasta 250 MHz, incluyendo el proceso de realojamiento en tiempo real. Se ha previsto la posibilidad de portar el motor de reconfiguraci��n a futuras familias de FPGAs. Por otro lado, el motor de reconfiguraci��n se puede emplear para inyectar fallos en el propio dispositivo hardware, y as�� ser capaces de evaluar la tolerancia ante los mismos que ofrecen las arquitecturas reconfigurables. Los fallos son emulados mediante la generaci��n de archivos de configuraci��n a los que intencionadamente se les ha introducido un error, de forma que se modifica su funcionalidad. Con el objetivo de comprobar la validez y los beneficios de las arquitecturas propuestas en esta tesis, se han seguido dos l��neas principales de aplicaci��n. En primer lugar, se propone su uso como parte de una plataforma adaptativa basada en hardware evolutivo, con capacidad de escalabilidad, adaptabilidad y recuperaci��n ante fallos. En segundo lugar, se ha desarrollado un deblocking filter escalable, adaptado a la codificaci��n de v��deo escalable, como ejemplo de aplicaci��n de las arquitecturas de tipo wavefront propuestas. El hardware evolutivo consiste en el uso de algoritmos evolutivos para dise��ar hardware de forma aut��noma, explotando la flexibilidad que ofrecen los dispositivos reconfigurables. En este caso, los elementos de procesamiento que componen la arquitectura son seleccionados de una biblioteca de elementos presintetizados, de acuerdo con las decisiones tomadas por el algoritmo evolutivo, en lugar de definir la configuraci��n de las mismas en tiempo de dise��o. De esta manera, la configuraci��n del core puede cambiar cuando lo hacen las condiciones del entorno, en tiempo real, por lo que se consigue un control aut��nomo del proceso de reconfiguraci��n din��mico. As��, el sistema es capaz de optimizar, de forma aut��noma, su propia configuraci��n. El hardware evolutivo tiene una capacidad inherente de auto-reparaci��n. Se ha probado que las arquitecturas evolutivas propuestas en esta tesis son tolerantes ante fallos, tanto transitorios, como permanentes y acumulativos. La plataforma evolutiva se ha empleado para implementar filtros de eliminaci��n de ruido. La escalabilidad tambi��n ha sido aprovechada en esta aplicaci��n. Las arquitecturas evolutivas escalables permiten la adaptaci��n aut��noma de los cores de procesamiento ante fluctuaciones en la cantidad de recursos disponibles en el sistema. Por lo tanto, constituyen un ejemplo de escalabilidad din��mica para conseguir un determinado nivel de calidad, que puede variar en tiempo real. Se han propuesto dos variantes de sistemas escalables evolutivos. El primero consiste en un ��nico core de procesamiento evolutivo, mientras que el segundo est�� formado por un n��mero variable de arrays de procesamiento. La codificaci��n de v��deo escalable, a diferencia de los codecs no escalables, permite la decodificaci��n de secuencias de v��deo con diferentes niveles de calidad, de resoluci��n temporal o de resoluci��n espacial, descartando la informaci��n no deseada. Existen distintos algoritmos que soportan esta caracter��stica. En particular, se va a emplear el est��ndar Scalable Video Coding (SVC), que ha sido propuesto como una extensi��n de H.264/AVC, ya que este ��ltimo es ampliamente utilizado tanto en la industria, como a nivel de investigaci��n. Para poder explotar toda la flexibilidad que ofrece el est��ndar, hay que permitir la adaptaci��n de las caracter��sticas del decodificador en tiempo real. El uso de las arquitecturas din��micamente escalables es propuesto en esta tesis con este objetivo. El deblocking filter es un algoritmo que tiene como objetivo la mejora de la percepci��n visual de la imagen reconstruida, mediante el suavizado de los "artefactos" de bloque generados en el lazo del codificador. Se trata de una de las tareas m��s intensivas en procesamiento de datos de H.264/AVC y de SVC, y adem��s, su carga computacional es altamente dependiente del nivel de escalabilidad seleccionado en el decodificador. Por lo tanto, el deblocking filter ha sido seleccionado como prueba de concepto de la aplicaci��n de las arquitecturas din��micamente escalables para la compresi��n de video. La arquitectura propuesta permite a��adir o eliminar unidades de computaci��n, siguiendo un esquema de tipo wavefront. La arquitectura ha sido propuesta conjuntamente con un esquema de procesamiento en paralelo del deblocking filter a nivel de macrobloque, de tal forma que cuando se var��a del tama��o de la arquitectura, el orden de filtrado de los macrobloques varia de la misma manera. El patr��n propuesto se basa en la divisi��n del procesamiento de cada macrobloque en dos etapas independientes, que se corresponden con el filtrado horizontal y vertical de los bloques dentro del macrobloque. Las principales contribuciones originales de esta tesis son las siguientes: - El uso de arquitecturas altamente regulares, modulares, paralelas y con una intensa localidad en sus comunicaciones, para implementar cores de procesamiento din��micamente reconfigurables. - El uso de arquitecturas bidimensionales, en forma de malla, para construir arquitecturas din��micamente escalables, con una huella escalable. De esta forma, las arquitecturas permiten establecer un compromiso entre el ��rea que ocupan en el dispositivo, y las prestaciones que ofrecen en cada momento. Se proponen plantillas de procesamiento gen��ricas, de tipo sist��lico o wavefront, que pueden ser adaptadas a distintos problemas de procesamiento. - Un flujo de dise��o y una herramienta que lo soporta, para el dise��o de sistemas reconfigurables din��micamente, centradas en el dise��o de las arquitecturas altamente paralelas, modulares y regulares propuestas en esta tesis. - Un esquema de comunicaciones entre m��dulos reconfigurables que no introduce ning��n retardo ni requiere el uso de recursos l��gicos propios. - Un router flexible, capaz de resolver los conflictos de rutado asociados con el dise��o de sistemas reconfigurables din��micamente. - Un algoritmo de optimizaci��n para sistemas formados por m��ltiples cores escalables que optimice, mediante un algoritmo gen��tico, los par��metros de dicho sistema. Se basa en un modelo conocido como el problema de la mochila. - Un motor de reconfiguraci��n adaptado a los requisitos de las arquitecturas altamente regulares y modulares. Combina una alta velocidad de reconfiguraci��n, con la capacidad de realojar m��dulos en tiempo real, incluyendo el soporte para la reconfiguraci��n de regiones que ocupan menos que una regi��n de reloj, as�� como la r��plica de un m��dulo reconfigurable en m��ltiples posiciones del dispositivo. - Un mecanismo de inyecci��n de fallos que, empleando el motor de reconfiguraci��n del sistema, permite evaluar los efectos de fallos permanentes y transitorios en arquitecturas reconfigurables. - La demostraci��n de las posibilidades de las arquitecturas propuestas en esta tesis para la implementaci��n de sistemas de hardware evolutivos, con una alta capacidad de procesamiento de datos. - La implementaci��n de sistemas de hardware evolutivo escalables, que son capaces de tratar con la fluctuaci��n de la cantidad de recursos disponibles en el sistema, de una forma aut��noma. - Una estrategia de procesamiento en paralelo para el deblocking filter compatible con los est��ndares H.264/AVC y SVC que reduce el n��mero de ciclos de macrobloque necesarios para procesar un frame de video. - Una arquitectura din��micamente escalable que permite la implementaci��n de un nuevo deblocking filter, totalmente compatible con los est��ndares H.264/AVC y SVC, que explota el paralelismo a nivel de macrobloque. El presente documento se organiza en siete cap��tulos. En el primero se ofrece una introducci��n al marco tecnol��gico de esta tesis, especialmente centrado en la reconfiguraci��n din��mica y parcial de FPGAs. Tambi��n se motiva la necesidad de las arquitecturas din��micamente escalables propuestas en esta tesis. En el cap��tulo 2 se describen las arquitecturas din��micamente escalables. Dicha descripci��n incluye la mayor parte de las aportaciones a nivel arquitectural realizadas en esta tesis. Por su parte, el flujo de dise��o adaptado a dichas arquitecturas se propone en el cap��tulo 3. El motor de reconfiguraci��n se propone en el 4, mientras que el uso de dichas arquitecturas para implementar sistemas de hardware evolutivo se aborda en el 5. El deblocking filter escalable se describe en el 6, mientras que las conclusiones finales de esta tesis, as�� como la descripci��n del trabajo futuro, son abordadas en el cap��tulo 7. ABSTRACT The optimization of system parameters, such as power dissipation, the amount of hardware resources and the memory footprint, has been always a main concern when dealing with the design of resource-constrained embedded systems. This situation is even more demanding nowadays. Embedded systems cannot anymore be considered only as specific-purpose computers, designed for a particular functionality that remains unchanged during their lifetime. Differently, embedded systems are now required to deal with more demanding and complex functions, such as multimedia data processing and high-throughput connectivity. In addition, system operation may depend on external data, the user requirements or internal variables of the system, such as the battery life-time. All these conditions may vary at run-time, leading to adaptive scenarios. As a consequence of both the growing computational complexity and the existence of dynamic requirements, dynamic resource management techniques for embedded systems are needed. Software is inherently flexible, but it cannot meet the computing power offered by hardware solutions. Therefore, reconfigurable hardware emerges as a suitable technology to deal with the run-time variable requirements of complex embedded systems. Adaptive hardware requires the use of reconfigurable devices, where its functionality can be modified on demand. In this thesis, Field Programmable Gate Arrays (FPGAs) have been selected as the most appropriate commercial technology existing nowadays to implement adaptive hardware systems. There are different ways of exploiting reconfigurability in reconfigurable devices. Among them is dynamic and partial reconfiguration. This is a technique which consists in substituting part of the FPGA logic on demand, while the rest of the device continues working. The strategy followed in this thesis is to exploit the dynamic and partial reconfiguration of commercial FPGAs to deal with the flexibility and complexity demands of state-of-the-art embedded systems. The proposal of this thesis to deal with run-time variable system conditions is the use of spatially scalable processing hardware IP cores, which are able to adapt their functionality or performance at run-time, trading them off with the amount of logic resources they occupy in the device. This is referred to as a scalable footprint in the context of this thesis. The distinguishing characteristic of the proposed cores is that they rely on highly parallel, modular and regular architectures, arranged in one or two dimensions. These architectures can be scaled by means of the addition or removal of the composing blocks. This strategy avoids implementing a full version of the core for each possible size, with the corresponding benefits in terms of scaling and adaptation time, as well as bitstream storage memory requirements. Instead of providing specific-purpose architectures, generic architectural templates, which can be tuned to solve different problems, are proposed in this thesis. Architectures following both systolic and wavefront templates have been selected. Together with the proposed scalable architectural templates, other issues needed to ensure the proper design and operation of the scalable cores, such as the device reconfiguration control, the run-time management of the architecture and the implementation techniques have been also addressed in this thesis. With regard to the implementation of dynamically reconfigurable architectures, device dependent low-level details are addressed. Some of the aspects covered in this thesis are the area constrained routing for reconfigurable modules, or an inter-module communication strategy which does not introduce either extra delay or logic overhead. The system implementation, from the hardware description to the device configuration bitstream, has been fully automated by modifying the netlists corresponding to each of the system modules, which are previously generated using the vendor tools. This modification is therefore envisaged as a post-processing step. Based on these implementation proposals, a design tool called DREAMS (Dynamically Reconfigurable Embedded and Modular Systems) has been created, including a graphic user interface. The tool has specific features to cope with modular and regular architectures, including the support for module relocation and the inter-module communications scheme based on the symmetry of the architecture. The core of the tool is a custom router, which has been also exploited in this thesis to obtain symmetric routed nets, with the aim of enhancing the protection of critical reconfigurable circuits against side channel attacks. This is achieved by duplicating the logic with an exactly equal routing. In order to control the reconfiguration process of the FPGA, a Reconfiguration Engine suited to the specific requirements set by the proposed architectures was also proposed. Therefore, in addition to controlling the reconfiguration port, the Reconfiguration Engine has been enhanced with the online relocation ability, which allows employing a unique configuration bitstream for all the positions where the module may be placed in the device. Differently to the existing relocating solutions, which are based on bitstream parsers, the proposed approach is based on the online composition of bitstreams. This strategy allows increasing the speed of the process, while the length of partial bitstreams is also reduced. The height of the reconfigurable modules can be lower than the height of a clock region. The Reconfiguration Engine manages the merging process of the new and the existing configuration frames within each clock region. The process of scaling up and down the hardware cores also benefits from this technique. A direct link to an external memory where partial bitstreams can be stored has been also implemented. In order to accelerate the reconfiguration process, the ICAP has been overclocked over the speed reported by the manufacturer. In the case of Virtex-5, even though the maximum frequency of the ICAP is reported to be 100 MHz, valid operations at 250 MHz have been achieved, including the online relocation process. Portability of the reconfiguration solution to today's and probably, future FPGAs, has been also considered. The reconfiguration engine can be also used to inject faults in real hardware devices, and this way being able to evaluate the fault tolerance offered by the reconfigurable architectures. Faults are emulated by introducing partial bitstreams intentionally modified to provide erroneous functionality. To prove the validity and the benefits offered by the proposed architectures, two demonstration application lines have been envisaged. First, scalable architectures have been employed to develop an evolvable hardware platform with adaptability, fault tolerance and scalability properties. Second, they have been used to implement a scalable deblocking filter suited to scalable video coding. Evolvable Hardware is the use of evolutionary algorithms to design hardware in an autonomous way, exploiting the flexibility offered by reconfigurable devices. In this case, processing elements composing the architecture are selected from a presynthesized library of processing elements, according to the decisions taken by the algorithm, instead of being decided at design time. This way, the configuration of the array may change as run-time environmental conditions do, achieving autonomous control of the dynamic reconfiguration process. Thus, the self-optimization property is added to the native self-configurability of the dynamically scalable architectures. In addition, evolvable hardware adaptability inherently offers self-healing features. The proposal has proved to be self-tolerant, since it is able to self-recover from both transient and cumulative permanent faults. The proposed evolvable architecture has been used to implement noise removal image filters. Scalability has been also exploited in this application. Scalable evolvable hardware architectures allow the autonomous adaptation of the processing cores to a fluctuating amount of resources available in the system. Thus, it constitutes an example of the dynamic quality scalability tackled in this thesis. Two variants have been proposed. The first one consists in a single dynamically scalable evolvable core, and the second one contains a variable number of processing cores. Scalable video is a flexible approach for video compression, which offers scalability at different levels. Differently to non-scalable codecs, a scalable video bitstream can be decoded with different levels of quality, spatial or temporal resolutions, by discarding the undesired information. The interest in this technology has been fostered by the development of the Scalable Video Coding (SVC) standard, as an extension of H.264/AVC. In order to exploit all the flexibility offered by the standard, it is necessary to adapt the characteristics of the decoder to the requirements of each client during run-time. The use of dynamically scalable architectures is proposed in this thesis with this aim. The deblocking filter algorithm is the responsible of improving the visual perception of a reconstructed image, by smoothing blocking artifacts generated in the encoding loop. This is one of the most computationally intensive tasks of the standard, and furthermore, it is highly dependent on the selected scalability level in the decoder. Therefore, the deblocking filter has been selected as a proof of concept of the implementation of dynamically scalable architectures for video compression. The proposed architecture allows the run-time addition or removal of computational units working in parallel to change its level of parallelism, following a wavefront computational pattern. Scalable architecture is offered together with a scalable parallelization strategy at the macroblock level, such that when the size of the architecture changes, the macroblock filtering order is modified accordingly. The proposed pattern is based on the division of the macroblock processing into two independent stages, corresponding to the horizontal and vertical filtering of the blocks within the macroblock. The main contributions of this thesis are: - The use of highly parallel, modular, regular and local architectures to implement dynamically reconfigurable processing IP cores, for data intensive applications with flexibility requirements. - The use of two-dimensional mesh-type arrays as architectural templates to build dynamically reconfigurable IP cores, with a scalable footprint. The proposal consists in generic architectural templates, which can be tuned to solve different computational problems. ���������A design flow and a tool targeting the design of DPR systems, focused on highly parallel, modular and local architectures. - An inter-module communication strategy, which does not introduce delay or area overhead, named Virtual Borders. - A custom and flexible router to solve the routing conflicts as well as the inter-module communication problems, appearing during the design of DPR systems. - An algorithm addressing the optimization of systems composed of multiple scalable cores, which size can be decided individually, to optimize the system parameters. It is based on a model known as the multi-dimensional multi-choice Knapsack problem. - A reconfiguration engine tailored to the requirements of highly regular and modular architectures. It combines a high reconfiguration throughput with run-time module relocation capabilities, including the support for sub-clock reconfigurable regions and the replication in multiple positions. - A fault injection mechanism which takes advantage of the system reconfiguration engine, as well as the modularity of the proposed reconfigurable architectures, to evaluate the effects of transient and permanent faults in these architectures. - The demonstration of the possibilities of the architectures proposed in this thesis to implement evolvable hardware systems, while keeping a high processing throughput. - The implementation of scalable evolvable hardware systems, which are able to adapt to the fluctuation of the amount of resources available in the system, in an autonomous way. - A parallelization strategy for the H.264/AVC and SVC deblocking filter, which reduces the number of macroblock cycles needed to process the whole frame. - A dynamically scalable architecture that permits the implementation of a novel deblocking filter module, fully compliant with the H.264/AVC and SVC standards, which exploits the macroblock level parallelism of the algorithm. This document is organized in seven chapters. In the first one, an introduction to the technology framework of this thesis, specially focused on dynamic and partial reconfiguration, is provided. The need for the dynamically scalable processing architectures proposed in this work is also motivated in this chapter. In chapter 2, dynamically scalable architectures are described. Description includes most of the architectural contributions of this work. The design flow tailored to the scalable architectures, together with the DREAMs tool provided to implement them, are described in chapter 3. The reconfiguration engine is described in chapter 4. The use of the proposed scalable archtieectures to implement evolvable hardware systems is described in chapter 5, while the scalable deblocking filter is described in chapter 6. Final conclusions of this thesis, and the description of future work, are addressed in chapter 7.

Explointing FPGA block memories for protected cryptographic implementations

Modern Field Programmable Gate Arrays (FPGAs) are power packed with features to facilitate designers. Availability of features like huge block memory (BRAM), Digital Signal Processing (DSP) cores, embedded CPU makes the design strategy of FPGAs quite different from ASICs. FPGA are also widely used in security-critical application where protection against known attacks is of prime importance. We focus ourselves on physical attacks which target physical implementations. To design countermeasures against such attacks, the strategy for FPGA designers should also be different from that in ASIC. The available features should be exploited to design compact and strong countermeasures. In this paper, we propose methods to exploit the BRAMs in FPGAs for designing compact countermeasures. BRAM can be used to optimize intrinsic countermeasures like masking and dual-rail logic, which otherwise have significant overhead (at least 2X). The optimizations are applied on a real AES-128 co-processor and tested for area overhead and resistance on Xilinx Virtex-5 chips. The presented masking countermeasure has an overhead of only 16% when applied on AES. Moreover Dual-rail Precharge Logic (DPL) countermeasure has been optimized to pack the whole sequential part in the BRAM, hence enhancing the security. Proper robustness evaluations are conducted to analyze the optimization for area and security.

Fault management techniques for systems with SRAM-based FPGAs

Las Field-Programmable Gate Arrays (FPGAs) SRAM se construyen sobre una memoria de configuraci��n de tecnolog��a RAM Est��tica (SRAM). Presentan m��ltiples caracter��sticas que las hacen muy interesantes para dise��ar sistemas empotrados complejos. En primer lugar presentan un coste no-recurrente de ingenier��a (NRE) bajo, ya que los elementos l��gicos y de enrutado est��n pre-implementados (el dise��o de usuario define su conexionado). Tambi��n, a diferencia de otras tecnolog��as de FPGA, pueden ser reconfiguradas (incluso en campo) un n��mero ilimitado de veces. Es m��s, las FPGAs SRAM de Xilinx soportan Reconfiguraci��n Parcial Din��mica (DPR), la cual permite reconfigurar la FPGA sin interrumpir la aplicaci��n. Finalmente, presentan una alta densidad de l��gica, una alta capacidad de procesamiento y un rico juego de macro-bloques. Sin embargo, un inconveniente de esta tecnolog��a es su susceptibilidad a la radiaci��n ionizante, la cual aumenta con el grado de integraci��n (geometr��as m��s peque��as, menores tensiones y mayores frecuencias). Esta es una precupaci��n de primer nivel para aplicaciones en entornos altamente radiativos y con requisitos de alta confiabilidad. Este fen��meno conlleva una degradaci��n a largo plazo y tambi��n puede inducir fallos instant��neos, los cuales pueden ser reversibles o producir da��os irreversibles. En las FPGAs SRAM, los fallos inducidos por radiaci��n pueden aparecer en en dos capas de arquitectura diferentes, que est��n f��sicamente superpuestas en el dado de silicio. La Capa de Aplicaci��n (o A-Layer) contiene el hardware definido por el usuario, y la Capa de Configuraci��n contiene la memoria de configuraci��n y la circuiter��a de soporte. Los fallos en cualquiera de estas capas pueden hacer fracasar el sistema, lo cual puede ser ��s o menos tolerable dependiendo de los requisitos de confiabilidad del sistema. En el caso general, estos fallos deben gestionados de alguna manera. Esta tesis trata sobre la gesti��n de fallos en FPGAs SRAM a nivel de sistema, en el contexto de sistemas empotrados aut��nomos y confiables operando en un entorno radiativo. La tesis se centra principalmente en aplicaciones espaciales, pero los mismos principios pueden aplicarse a aplicaciones terrenas. Las principales diferencias entre ambas son el nivel de radiaci��n y la posibilidad de mantenimiento. Las diferentes t��cnicas para la gesti��n de fallos en A-Layer y C-Layer son clasificados, y sus implicaciones en la confiabilidad del sistema son analizados. Se proponen varias arquitecturas tanto para Gestores de Fallos de una capa como de doble-capa. Para estos ��ltimos se propone una arquitectura novedosa, flexible y vers��til. Gestiona las dos capas concurrentemente de manera coordinada, y permite equilibrar el nivel de redundancia y la confiabilidad. Con el objeto de validar t��cnicas de gesti��n de fallos din��micas, se desarrollan dos diferentes soluciones. La primera es un entorno de simulaci��n para Gestores de Fallos de C-Layer, basado en SystemC como lenguaje de modelado y como simulador basado en eventos. Este entorno y su metodolog��a asociada permite explorar el espacio de dise��o del Gestor de Fallos, desacoplando su dise��o del desarrollo de la FPGA objetivo. El entorno incluye modelos tanto para la C-Layer de la FPGA como para el Gestor de Fallos, los cuales pueden interactuar a diferentes niveles de abstracci��n (a nivel de configuration frames y a nivel f��sico JTAG o SelectMAP). El entorno es configurable, escalable y vers��til, e incluye capacidades de inyecci��n de fallos. Los resultados de simulaci��n para algunos escenarios son presentados y comentados. La segunda es una plataforma de validaci��n para Gestores de Fallos de FPGAs Xilinx Virtex. La plataforma hardware aloja tres M��dulos de FPGA Xilinx Virtex-4 FX12 y dos M��dulos de Unidad de Microcontrolador (MCUs) de 32-bits de prop��sito general. Los M��dulos MCU permiten prototipar Gestores de Fallos de C-Layer y A-Layer basados en software. Cada M��dulo FPGA implementa un enlace de A-Layer Ethernet (a trav��s de un switch Ethernet) con uno de los M��dulos MCU, y un enlace de C-Layer JTAG con el otro. Adem��s, ambos M��dulos MCU intercambian comandos y datos a trav��s de un enlace interno tipo UART. Al igual que para el entorno de simulaci��n, se incluyen capacidades de inyecci��n de fallos. Los resultados de pruebas para algunos escenarios son tambi��n presentados y comentados. En resumen, esta tesis cubre el proceso completo desde la descripci��n de los fallos FPGAs SRAM inducidos por radiaci��n, pasando por la identificaci��n y clasificaci��n de t��cnicas de gesti��n de fallos, y por la propuesta de arquitecturas de Gestores de Fallos, para finalmente validarlas por simulaci��n y pruebas. El trabajo futuro est�� relacionado sobre todo con la implementaci��n de Gestores de Fallos de Sistema endurecidos para radiaci��n. ABSTRACT SRAM-based Field-Programmable Gate Arrays (FPGAs) are built on Static RAM (SRAM) technology configuration memory. They present a number of features that make them very convenient for building complex embedded systems. First of all, they benefit from low Non-Recurrent Engineering (NRE) costs, as the logic and routing elements are pre-implemented (user design defines their connection). Also, as opposed to other FPGA technologies, they can be reconfigured (even in the field) an unlimited number of times. Moreover, Xilinx SRAM-based FPGAs feature Dynamic Partial Reconfiguration (DPR), which allows to partially reconfigure the FPGA without disrupting de application. Finally, they feature a high logic density, high processing capability and a rich set of hard macros. However, one limitation of this technology is its susceptibility to ionizing radiation, which increases with technology scaling (smaller geometries, lower voltages and higher frequencies). This is a first order concern for applications in harsh radiation environments and requiring high dependability. Ionizing radiation leads to long term degradation as well as instantaneous faults, which can in turn be reversible or produce irreversible damage. In SRAM-based FPGAs, radiation-induced faults can appear at two architectural layers, which are physically overlaid on the silicon die. The Application Layer (or A-Layer) contains the user-defined hardware, and the Configuration Layer (or C-Layer) contains the (volatile) configuration memory and its support circuitry. Faults at either layers can imply a system failure, which may be more ore less tolerated depending on the dependability requirements. In the general case, such faults must be managed in some way. This thesis is about managing SRAM-based FPGA faults at system level, in the context of autonomous and dependable embedded systems operating in a radiative environment. The focus is mainly on space applications, but the same principles can be applied to ground applications. The main differences between them are the radiation level and the possibility for maintenance. The different techniques for A-Layer and C-Layer fault management are classified and their implications in system dependability are assessed. Several architectures are proposed, both for single-layer and dual-layer Fault Managers. For the latter, a novel, flexible and versatile architecture is proposed. It manages both layers concurrently in a coordinated way, and allows balancing redundancy level and dependability. For the purpose of validating dynamic fault management techniques, two different solutions are developed. The first one is a simulation framework for C-Layer Fault Managers, based on SystemC as modeling language and event-driven simulator. This framework and its associated methodology allows exploring the Fault Manager design space, decoupling its design from the target FPGA development. The framework includes models for both the FPGA C-Layer and for the Fault Manager, which can interact at different abstraction levels (at configuration frame level and at JTAG or SelectMAP physical level). The framework is configurable, scalable and versatile, and includes fault injection capabilities. Simulation results for some scenarios are presented and discussed. The second one is a validation platform for Xilinx Virtex FPGA Fault Managers. The platform hosts three Xilinx Virtex-4 FX12 FPGA Modules and two general-purpose 32-bit Microcontroller Unit (MCU) Modules. The MCU Modules allow prototyping software-based CLayer and A-Layer Fault Managers. Each FPGA Module implements one A-Layer Ethernet link (through an Ethernet switch) with one of the MCU Modules, and one C-Layer JTAG link with the other. In addition, both MCU Modules exchange commands and data over an internal UART link. Similarly to the simulation framework, fault injection capabilities are implemented. Test results for some scenarios are also presented and discussed. In summary, this thesis covers the whole process from describing the problem of radiationinduced faults in SRAM-based FPGAs, then identifying and classifying fault management techniques, then proposing Fault Manager architectures and finally validating them by simulation and test. The proposed future work is mainly related to the implementation of radiation-hardened System Fault Managers.