Implementação em FPGA de compensadores de desvios para conversor analógico digital intercalado


Autoria(s): Hofmann, Maicon Bruno
Contribuinte(s)

Mariano, André Augusto

http://lattes.cnpq.br/2247619809331876

França, Sibilla Batista da Luz

http://lattes.cnpq.br/7231845881441002

Mariano, André Augusto

Lolis, Luis Henrique Assumpção

Brante, Glauber Gomes de Oliveira

Data(s)

25/10/2016

25/10/2016

15/03/2016

Resumo

This work presents the modeling and FPGA implementation of digital TIADC mismatches compensation systems. The development of the whole work follows a top-down methodology. Following this methodology was developed a two channel TIADC behavior modeling and their respective offset, gain and clock skew mismatches on Simulink. In addition was developed digital mismatch compensation system behavior modeling. For clock skew mismatch compensation fractional delay filters were used, more specifically, the efficient Farrow struct. The definition of wich filter design methodology would be used, and wich Farrow structure, required the study of various design methods presented in literature. The digital compensation systems models were converted to VHDL, for FPGA implementation and validation. These system validation was carried out using the test methodology FPGA In Loop . The results obtained with TIADC mismatch compensators show the high performance gain provided by these structures. Beyond this result, these work illustrates the potential of design, implementation and FPGA test methodologies.

Este trabalho apresenta a modelagem e implementação em FPGA de sistemas digitais de compensação de desvios para TIADC. O desenvolvimento de todo este trabalho seguiu uma metodologia top-down. Seguindo esta metodologia foi elaborada a modelagem comportamental de um TIADC de dois canais e seus respectivos desvios de offset, ganho e clock skew em Simulink. Além da modelagem comportamental de sistemas digitais para a compensação destes desvios. Para o desvio de clock skew foi utilizada a compensação através de filtros de delay fracionário, mais especificamente, a eficiente estrutura de Farrow. A definição de qual método seria utilizado para o projeto do filtro, e da estrutura de Farrow, exigiu um estudo de diversos métodos de projeto apresentados na literatura. Os sistemas digitais de compensação modelados foram convertidos em código VHDL, para implementação e validação em FPGA. A validação destes sistemas foi realizada utilizando a metodologia de teste FPGA In Loop. Os resultados obtidos com os compensadores de desvio do TIADC demonstram o elevado ganho de desempenho fornecido por estas estruturas. Além deste resultado, este trabalho ilustra o potencial das metodologias de desenvolvimento, implementação e teste em FPGA utilizadas para a obtenção destes compensadores.

Identificador

HOFMANN, Maicon Bruno. Implementação em FPGA de compensadores de desvios para conversor analógico digital intercalado. 2016. 98 f. Dissertação (Mestrado em Engenharia Elétrica e Informática Industrial) - Universidade Tecnológica Federal do Paraná, Curitiba, 2016.

http://repositorio.utfpr.edu.br/jspui/handle/1/1809

Idioma(s)

por

Publicador

Universidade Tecnológica Federal do Paraná

Curitiba

Brasil

Programa de Pós-Graduação em Engenharia Elétrica e Informática Industrial

UTFPR

Direitos

openAccess

Palavras-Chave #Conversores analógicos-digitais #Arranjos de lógica programável em campo #VHDL (Linguagem descritiva de hardware) #Engenharia elétrica #Analog-to-digital converters #Field programmable gate arrays #VHDL (Computer hardware description language) #Electric engineering #CNPQ::ENGENHARIAS::ENGENHARIA ELETRICA::CIRCUITOS ELETRICOS, MAGNETICOS E ELETRONICOS::CIRCUITOS ELETRONICOS
Tipo

masterThesis