Proposta e implementação de uma arquitetura reconfigurável híbrida para aplicações baseadas em fluxo de dados

The increase of applications complexity has demanded hardware even more flexible and able to achieve higher performance. Traditional hardware solutions have not been successful in providing these applications constraints. General purpose processors have inherent flexibility, since they perform several tasks, however, they can not reach high performance when compared to application-specific devices. Moreover, since application-specific devices perform only few tasks, they achieve high performance, although they have less flexibility. Reconfigurable architectures emerged as an alternative to traditional approaches and have become an area of rising interest over the last decades. The purpose of this new paradigm is to modify the device s behavior according to the application. Thus, it is possible to balance flexibility and performance and also to attend the applications constraints. This work presents the design and implementation of a coarse grained hybrid reconfigurable architecture to stream-based applications. The architecture, named RoSA, consists of a reconfigurable logic attached to a processor. Its goal is to exploit the instruction level parallelism from intensive data-flow applications to accelerate the application s execution on the reconfigurable logic. The instruction level parallelism extraction is done at compile time, thus, this work also presents an optimization phase to the RoSA architecture to be included in the GCC compiler. To design the architecture, this work also presents a methodology based on hardware reuse of datapaths, named RoSE. RoSE aims to visualize the reconfigurable units through reusability levels, which provides area saving and datapath simplification. The architecture presented was implemented in hardware description language (VHDL). It was validated through simulations and prototyping. To characterize performance analysis some benchmarks were used and they demonstrated a speedup of 11x on the execution of some applications

O aumento na complexidade das aplicações vem exigindo dispositivos cada vez mais flexíveis e capazes de alcançar alto desempenho. As soluções de hardware tradicionais são ineficientes para atender as exigências dessas aplicações. Processadores de propósito geral, embora possuam flexibilidade inerente devido à capacidade de executar diversos tipos de tarefas, não alcançam alto desempenho quando comparados às arquiteturas de aplicação específica. Este último, por ser especializado em uma pequena quantidade de tarefas, alcança alto desempenho, porém não possui flexibilidade. Arquiteturas reconfiguráveis surgiram como uma alternativa às abordagens convencionais e vem ganhado espaço nas últimas décadas. A proposta desse paradigma é alterar o comportamento do hardware de acordo com a aplicação a ser executada. Dessa forma, é possível equilibrar flexibilidade e desempenho e atender a demanda das aplicações atuais. Esse trabalho propõe o projeto e a implementação de uma arquitetura reconfigurável híbrida de granularidade grossa, voltada a aplicações baseadas em fluxo de dados. A arquitetura, denominada RoSA, consiste de um bloco reconfigurável anexado a um processador. Seu objetivo é explorar paralelismo no nível de instrução de aplicações com intenso fluxo de dados e com isso acelerar a execução dessas aplicações no bloco reconfigurável. A exploração de paralelismo no nível de instrução é feita em tempo de compilação e para tal, esse trabalho também propõe uma fase de otimização para a arquitetura RoSA a ser incluída no compilador GCC. Para o projeto da arquitetura esse trabalho também apresenta uma metodologia baseada no reuso de hardware em caminho de dados, denominada RoSE. Sua proposta é visualizar as unidades reconfiguráveis através de níveis de reusabilidade, que permitem a economia de área e a simplificação do projeto do caminho de dados da arquitetura. A arquitetura proposta foi implementada em linguagem de descrição de hardware (VHDL). Sua validação deu-se através de simulações e da prototipação em FPGA. Para análise de desempenho foram utilizados alguns estudos de caso que demonstraram uma aceleração de até 11 vezes na execução de algumas aplicações