Desenvolvimento de uma arquitetura em hardware prototipada em FPGA para aplicações genéricas utilizando redes neurais artificiais embarcadas

This work proposes hardware architecture, VHDL described, developed to embedded Artificial Neural Network (ANN), Multilayer Perceptron (MLP). The present work idealizes that, in this architecture, ANN applications could easily embed several different topologies of MLP network industrial field. The MLP topology in which the architecture can be configured is defined by a simple and specifically data input (instructions) that determines the layers and Perceptron quantity of the network. In order to set several MLP topologies, many components (datapath) and a controller were developed to execute these instructions. Thus, an user defines a group of previously known instructions which determine ANN characteristics. The system will guarantee the MLP execution through the neural processors (Perceptrons), the components of datapath and the controller that were developed. In other way, the biases and the weights must be static, the ANN that will be embedded must had been trained previously, in off-line way. The knowledge of system internal characteristics and the VHDL language by the user are not needed. The reconfigurable FPGA device was used to implement, simulate and test all the system, allowing application in several real daily problems

Propõe uma arquitetura em hardware, descrita em VHDL, desenvolvida para embarque de redes neurais artificiais, do tipo Multilayer Perceptron (MLP). Idealiza que, nessa arquitetura, as aplicações com RNA tenham facilidade no procedimento de embarque de uma rede neural MLP em hardware, bem como permitam fácil configuração de vários tipos de redes MLP em campo, com diferentes topologias (quantidade de neurônios e camadas). Uma rede de comunicação foi desenvolvida para fazer reuso de neurônios artificiais. A definição da arquitetura MLP que o sistema proposto irá se configurar e executar depende de uma entrada de dados específica, a qual define a quantidade de neurônios, camadas e tipos de funções de ativação em cada neurônio. Para permitir essa maleabilidade de configurações nas RNA, um conjunto de componentes digitais (datapath) e um controlador foram desenvolvidos para executar instruções que definirão a arquitetura da rede MLP. Desta forma, o hardware funcionará a partir de uma entrada de instruções previamente conhecidas por um usuário, as quais indicarão as características de uma determinada rede MLP, e o sistema irá garantir a execução da MLP desejada a partir dos neurônios artificiais desenvolvidos para o sistema, pelo controlador e pelos componentes do datapath, a rede de comunicação interligará os neurônios e auxilia no reuso dos mesmos. Separadamente, os pesos e bias terão de estar fixos, ou seja, a rede neural a ser embarcada já deve estar treinada de maneira off-line (realizada antecipadamente em software). A arquitetura vislumbra que o operador não necessite conhecer o dispositivo internamente, nem tampouco ter conhecimento sobre linguagem VHDL. O dispositivo reconfigurável e de prototipagem rápida FPGA foi escolhido para implementação, simulação e testes oportunizando aplicar o sistema a problemas reais do nosso cotidiano