Análisis y diseño de un procesador RISC simple para adquisición y proceso de datos

Aquest projecte té com a objectiu l'anàlisi de prestacions de processadors RISC de baix cost i el disseny d'un processador RISC simple per a aplicacions de propòsit general relacionades amb l'adquisició i el procés simple de dades. Com a resultat es presenta el processador SR3C de 32 bits i arquitectura RISC. Aquest processador s'ha descrit i simulat mitjançant el llenguatge de descripció de hardware VHDL i s'ha sintetitzat en una FPGA. El processador està preparat per poder utilitzar-se en SoCs reals gràcies al compliment de l'estàndard de busos Wishbone. A més també es pot utilitzar com plataforma educativa gràcies a l'essamblador i simulador desenvolupats.

Este proyecto tiene como objetivo el análisis de prestaciones de procesadores RISC debajo coste y el diseño de un procesador RISC simple para aplicaciones de propósito general relacionadas con la adquisición y el proceso simple de datos. Como resultado se presenta el procesador SR3C de 32 bits y arquitectura RISC. Dicho procesador se ha descrito y simulado mediante el lenguaje de descripción de hardware VHDL y se ha sintetizado en una FPGA. El procesador está preparado para poder utilizarse en SoCs reales gracias al cumplimiento del estándar de buses Wishbone. Además también se puede utilizar como plataforma educativa gracias al ensamblador y simulador desarrollados.

The objective of this project is to analyze the efficiency of the low cost RISC processors, and realize the design of a simple RISC processor which is related with the general adquisition and the simple data process. This project presents the RISC architecture of the 32 bits SR3C processor. This processor has been described, simulated and synthesizdin a FPGA by VHDL language. Thanks to the compliment of the Wishbone bus standard, this processor can be used in real SoCs.In addition it also can be used like education platform thanks to the developed software of assemblerand simulator.