数字集成电路故障测试策略和技术的研究进展

IC制造艺的发展，持续增加着VLSI电路的集成密度，亦日益加大了电路故障测试的复杂性和困难度。作者在承担相应研究课题的基础上，综述了常规通用测试方法和技术，并分析了其局好性。详细叙述了边界扫描测试（BST）标准、可测性设计（DFT）思想和内建自测试（BIST）策略。针对片上系统（SoC）和深亚微米（VDSM）技术给故障测试带来的新挑战，本文进行了初步的论述和探讨

IC制造艺的发展，持续增加着VLSI电路的集成密度，亦日益加大了电路故障测试的复杂性和困难度。作者在承担相应研究课题的基础上，综述了常规通用测试方法和技术，并分析了其局好性。详细叙述了边界扫描测试（BST）标准、可测性设计（DFT）思想和内建自测试（BIST）策略。针对片上系统（SoC）和深亚微米（VDSM）技术给故障测试带来的新挑战，本文进行了初步的论述和探讨

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国家自然科学专项基金资助项目（9 2 7 8）,国家自然科学专项基金资助项目（9 2 7 8）

中国科学院半导体技术研究所

国家自然科学专项基金资助项目（9 2 7 8）,国家自然科学专项基金资助项目（9 2 7 8）